2020年4月17日
SV -- Assertions 断言
摘要： SV Assertions 断言 [TOC] 1.简介 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。 断言的作用 ： + 检查特定条件或事件序列的出现情况。 + 提供功能覆 阅读全文
posted @ 2020-04-17 10:54 love小酒窝 阅读(15944) 评论(0) 推荐(6)