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资料来源：https://wenku.baidu.com/view/bbacbd36e109581b6bd97f19227916888586b999.html 本内容只是根据上面的资料做了整理 AMBA总线（一） [TOC] 发展史 + AMBA 1.0 + ASB 和 APB + AMBA 2.0 阅读全文
posted @ 2020-04-10 16:53
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Verilog IIC总线协议 @[toc] 参考自 https://www.cnblogs.com/liujinggang/p/9656358.html 上面的博文写的很好，下面只是摘录一些重要知识点以及自己的理解。 简介 IIC(Inter Integrated Circuit)总线是一种由PH 阅读全文
posted @ 2020-04-04 12:00
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Verilog SPI协议 简介 SPI是一种全双工通信，并且是一种同步传输方式（slave的接收clk需要master给出） SPI总线是一种4线总线，因其硬件功能很强，所以与SPI有关的软件就相当简单，使中央处理器（Central Processing Unit，CPU）有更多的时间处理其他事务 阅读全文
posted @ 2020-04-03 22:29
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Verilog 奇数分频器 偶数分频的原理就是计数到N/2 1后对分频输出取反。而如果分频数N为基数，则需要： clk_out1 在clk 上升沿 计数到 (N 1)/2 1后取反， 计数到N 1以后再取反 clk_out2 在clk 下降沿 计数到 (N 1)/2 1后取反， 计数到N 1以后再取 阅读全文
posted @ 2020-04-03 16:37
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Verilog 无glitch时钟切换电路 https://blog.csdn.net/bleauchat/article/details/96180815 题目：用Verilog实现glitch free时钟切换电路。输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb 阅读全文
posted @ 2020-04-03 16:35
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https://blog.csdn.net/vivid117/article/details/100653875 1.奇偶校验电路 奇偶校验码 奇偶校验码是比较简单的数据校验码，可以检测出一位错误，但是并不能确定错误的位置。 如果数据中发生多位数据错误就可能检测不出来，更检测不到错误发生在哪一位； 阅读全文
posted @ 2020-03-27 17:46
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数字IC笔试题 ——Cadence前端设计2018 @[toc] 可以看我写的另一篇博文： https://www.cnblogs.com/lyc seu/p/12581415.html 第二题：SV知识 bit可以用于合并数组的定义，合并数组的存储都是连续的，所以只能定义bit类型； 补充知识1 阅读全文
posted @ 2020-03-27 16:13
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Verilog -- 序列检测器及其最小状态数 笔试题：序列检测器检测11011001序列，最少需要几个状态？ Mearly 型： | State\Input | 0 | 1 | |--|--|--| | IDLE | 0\0 | 1\0 | | 0| 0\0 | 1\0 | | 1| 0\0 | 阅读全文
posted @ 2020-03-27 14:50
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Verilog 状态机 参考： https://blog.csdn.net/woshiyuzhoushizhe/article/details/95866063 https://blog.csdn.net/qq_34070723/article/details/100737225 https://w 阅读全文
posted @ 2020-03-27 13:49
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[toc] 数字IC笔试 汇顶设计验证2018 https://blog.csdn.net/bleauchat/article/details/91387188?depth_1 utm_source=distribute.pc_relevant.none task&utm_source=distri 阅读全文
posted @ 2020-03-26 10:04
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