随笔分类 -  dc综合/仿真/IC设计

摘要：使用dc_shell脚本实现lib2db批量转换： 首先，实际上使用的是lc_shell工具，synopsys需要安装lib_compiler工具； 1、新建一个文件夹，内部包含db、lib文件夹和lib2db.tcl脚本， 2、将要转换的所有lib文件复制到lib文件夹内。 3、lib2db.tc 阅读全文

摘要：低功耗设计时，有时需要插入gate_clock， 其中一种办法是在RTL设计上，用lib库里的clock_gating cell替换时钟使能控制。 1、RTL仿真 clock_gating cell如果导入lib中的model，model内clk_out相对clk_in往往有预估的输出延迟，而其他的 阅读全文

摘要：问题描述： 在做一个数字前端项目时，添加了一个Test.v模块，RTL仿真、DC综合仿真及PT分析后的仿真都没有问题； 本以为项目顺利完成，而后数字后端工程师反馈Test.v这个模块只有一个空module，也就是模块内部代码并没有加上去。 问题查找： 发现DC综合结果没有这个模块的声明，进而发现DC 阅读全文

摘要：$dumpfile("file. dump"); 打开一个VCD数据库用于记录 $dumpvars(level,start_module); 要记录的信号，level=0表示记录所有 $dumpoff; 停止记录 $dumpon; 重新开始记录 $dumplimit(); 限制VCD文件的大小(以字 阅读全文

摘要：最近做了一个项目，从RTL设计，到DC综合，再到后仿真，简单的设计确踩到不少坑，记录下遇到的问题 1、dc constrain 一定要定义好衍生时钟 定义主时钟和衍生时钟，后端会自动加上时钟tree；若对时钟做取反或者加使能操作，插入了组合逻辑，会让clock tree断掉，这时需要在新的时钟上定义 阅读全文

摘要：Modelsim添加sdf 数字后端modelsim后仿真 数字后端布局布线之后生成.v网表文件，可用Modelsim进行功能仿真； 首先综合用到的cell_lib库和IO_lib库，需要找生产厂商要对应库的.v文件添加到工程目录； 添加.v网表文件，和testbench.v，全部编译； 此时可进行 阅读全文