随笔分类 - B_Xilinx工具使用
Xilinx工具，包括vivado\ise
摘要：软件版本：Vivado2016.1 在使用移位寄存器IP时，对于不同延时拍数的使能延时可能会有问题。 （1）32深度的可变长度移位寄存器，IP生成界面如下图所示。 （2）128深度的可变长度移位寄存器，IP生成界面如下图所示。 仿真查看：同样都是延迟10拍，但对于第二个却延时了11拍。。。奇葩 以上
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摘要：需求 为了把xilinx FPGA的官方引脚文件txt转成excel文件（实际官网中有对应的csv文件就是excel文件了。。。） xilinx FPGA引脚地址：https://china.xilinx.com/support/package-pinout-files.html 流程 （1）把下载
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摘要：现象 使用JTAG下载程序，发现刚开始下载就出现了End of startup status: LOW错误。但能检测到芯片，证明JTAG没烧毁。 流程 前几次下载都没有问题，然后就有问题了。 （1）怀疑是不是JTAG速率太高了，不应该啊。降低试试，不行。 （2）怀疑软件问题。毕竟有次重启就好了。试了
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摘要：现象 使用Xilinx的MIG IP测试外挂DDR3的读写发现一段很短的时间后app_rdy恒为低，并且最后一个读出的数据全是F。 （1）不读写数据，app_rdy正常为高，MIG IP初始化信号为高，怎么看都是初始化完成的状态。 （2）采用vio核模拟复位失活。为了抓到错误点。可以看到读写一段时间
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摘要：前言 本复位只针对Vivado中的寄存器复位。 什么时候需要复位？到底要不要复位？怎么复位？复位有什么卵用？ 该复位的寄存器需要复位，复位使得寄存器恢复初始值，有的寄存器并不需要复位（数据流路径上）。 官方说法如下：具体可查看ug949。 流程 所以，问题来了，为了不使用复位信号该怎么赋初始值。 注
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摘要：流程 1.建立好工程后，首先设置综合选项为保留设计的层次结构，方便追查信号。 如下图选项中设置为rebuit/none；none表示不优化设计并保留设计层次，rebuit表示优化设计并保留设计层次。 然后综合你的设计。 一种方法：在源代码待观察信号名前添加(*mark_debug="true"*)综
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摘要：前言 vivado中采用TCL脚本语言来作为其命令解释语言。这句话是很重要的，发散下，bat脚本加tcl就很有用了。 像我这种懒鬼，调试和前期验证阶段，可能需N个demo工程，老眼昏花的时候手动创建工程真是对内心的极大考验。 所以，这种繁琐的可重复的工作当然是使用脚本来完成，达到一劳永逸的效果。 流
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摘要：前言 使用场景：在使用In system debug时需要使用按键触发查看相关信号，但不想用板子上的按键。 VIO：Virtual input output，即虚拟IO。 主要用作虚拟IO使用；VIO的输出可以控制模块的输入，VIO的输入可以显示模块的输出值。 连接如下图所示： 假设有一个模块的复位
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摘要：前言 在VIVADO中图形化界面生成IP，在旧工程中使用后，如果想在新的工程中使用这个IP但又不想再次生成一次，则就需要把就旧工程中的IP导入到新工程中，分分钟搬新家。 流程 1.旧工程IP生成的目录如下，IP为CLK： 2.只需要把clk_wiz_0整个文件夹复制到新工程的某个目录下即可，如下图所
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摘要：前言 当工程开发完成后，bit文件类型掉电后会消失，要想使你的劳动成果永存，那么采用FLASH固化就很重要了。 软件版本：ISE14.7 流程 1.对生成FLASH文件进行设置：配置速率为33，选择66貌似配置失败，中庸之道选择33.位宽选择最大4.以上是为了加快烧写FLASH的速度。 2.查看自己
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