骑猪上树的少年

摘要： 指令解码 指令解码：将指令中携带的信息提取出来，处理器使用这些信息来控制后续的流水线执行这条指令。 CISC指令长度不固定，解码首先需要分辨指令边界，寻址方式也很复杂，提升了解码难度。 RISC指令长度固定，寻址方式相对简单，解码更容易。 超标量处理器希望一个周期能够解码n条指令，对应n个解码电路。 阅读全文

摘要： 分支预测 4.1 概述 分支预测和Cache一起左右着处理器的性能，一个准确度很高的分支预测是提高处理器性能的关键部件。但由于不同程序的不同特性，适用于某个程序的分支预测器可能在另一个程序上效果很差。 取指阶段要对跳转指令进行预测，避免流水线无用功造成浪费。如果等到跳转结果计算出来再进行取指，就会造 阅读全文

摘要： Cache 2.1 Cache的一般设计 cache的产生原因：大容量存储器的访问速度和处理器的运行速度不匹配 并且数据之间存在时间相关性和空间相关性，即一个数据现在被访问以后可能还会被访问，它周围的数据也可能会被访问。 L1cache速度最快，紧密耦合在处理器流水线中。 L1 cache一般包含指 阅读全文

摘要： 虚拟存储器 3.1概述 对一个程序来说，程序、数据和堆栈的总大小总是超过实际物理内存的大小，因此操作系统希望把当前使用的部分内容放到物理内存，把其他未使用的内容放到下一级存储器。 对于32位处理器来说，其地址空间0-0xFFFF_FFFF，4GB，其中一个地址就称为虚拟地址。与之相对的是物理存储器， 阅读全文

摘要： 超标量处理器概览 1.1为什么需要超标量 处理器执行速度的影响因素 程序中指令的数量 每条指令在处理器中执行所需要的周期数 普通流水线处理器每周期最多执行1条指令 超标量处理器每周期可以执行多于一条的指令 但不是每周期执行多于一条指令的处理器都是超标量处理器，如VLIW结构的也可以（依靠编译器和程序 阅读全文

摘要： 理字节顺序 7.1 介绍 7.2 定义 最高有效位（MSB） 最低有效位（LSB） 大端模式：最高有效位放在最低存储器地址处 小端模式：将最低有效位保存在最低存储器地址处 字节0表示最低存储器地址 7.3 小端模式或大端模式：哪个更好 7.4 处理字节顺序不匹配的问题 字节顺序一般只会在两台电脑通信 阅读全文

摘要： 消抖技术 8.1 简介 抖动产生的电压波形干扰正常逻辑电路的振幅和时序规格要求，导致亚稳定性、竞争、小脉冲和故障等问题导致电路失效。 8.2 开关行为 触点抖动所花的时间通常是毫秒级，但数字电路能在毫秒甚至更快时间内响应。 8.3 开关种类 8.4 消抖 RC消抖 缺点是可能会出现快速断开和快速闭合 阅读全文

摘要： 亚稳态的世界 1.1 简介 同步系统中输入信号总是满足触发器的时序要求，不会发生亚稳态。 异步系统中，由于数据和时钟的关系不固定，所以可能会出现违反建立时间和保持时间的现象，出现亚稳态。 1.2 亚稳态理论 并非所有不满足建立和保持时间的输入变化都会导致亚稳态。 触发器是否进入亚稳态和返回亚稳态所需 阅读全文

摘要： 时钟和复位 2.1 概述 2.2 同步设计 经验表明，对ASIC的时域控制最安全的方法就是同步设计。 行波计数器 避免使用上一级触发器数据输出作为下一级触发器时钟输入，会导致延迟累计增加。 门控时钟 时钟线上的门控单元会导致时钟偏移，并会引入尖峰脉冲作用于触发器。 双边沿或混合边沿时钟 会为使用同步 阅读全文

摘要： 时钟分频器 4.2 同步整数分频器 无法产生50％占空比 4.3 具有50%占空比的奇数整数分频 原理：产生50%占空比的奇数分频时钟最简单的方式是以期望输出频率的一半生成两个正交相位时钟，然后异或得到输出频率。 4.4 非整数分频（非50%占空比） 具有非50%占空比的1.5倍分频 4.5倍分频计 阅读全文