骑猪上树的少年

摘要： 处理多个时钟 3.2 多时钟域 时钟频率不同 时钟频率相同，但相位不同 3.3 多时钟域设计的难题 建立时间和保持时间的违背 亚稳态 3.4 多时钟设计的处理技术 相关信号命名时指明所属时钟域。 分块化设计 每个模块只在单个始终下工作 信号需要跨时钟域传输时，使用同步器模块。 同步器模块规模尽可能小 阅读全文

摘要： 低功耗设计 5.2 功耗源 浪涌：器件上电时产生的最大瞬时输入电流 静态功耗：晶体管的漏电流所导致 动态功耗：逻辑转换 5.3 在各设计抽象层次降低功耗 层次越高，对功耗降低越有效。 5.4 系统级低功耗技术 8位处理器来处理16位数据会增加大量排序。 16位乘法使用16位处理器需要30条指令，而在 阅读全文

摘要： AXI总线接口设计 CPU通过总线与系统中的内存、外设进行交互。 CPU内部进行调整适应总线接口下的访存行为 设计遵循AXI总线协议的接口 8.1 类SRAM总线 AXI：主方一旦发起某一地址或数据的传输，在该传输握手成功前，不得更改传输的地址或数据。 8.2 类SRAM总线的设计 8.3 AXI总 阅读全文

摘要： 在流水线中添加运算类指令 5.1 算术逻辑运算类指令的添加 添加指令步骤 阅读spec，明确指令功能定义 根据功能设计数据通路，能复用的就复用，不能复用就新增 根据调整后的数据通路，书里所有指令对应的控制信号。 5.2 乘除法运算类指令的添加 传统MIPS32规范中额外定义HI和LO两个32位寄存器 阅读全文

摘要： 简单流水线CPU设计 单周期CPU设计 冲突处理 流水线前递技术 4.1 设计一个简单的单周期CPU 4.1.1 设计单周期CPU的总体思路 指令系统规范 一般性设计方法 数据通路+控制逻辑 4.1.2 单周期CPU的数据通路设计 任何时候CPU上运行的程序中出现的地址都是虚地址，而CPU本身访问内 阅读全文

摘要： 3、数字逻辑电路设计基础 3.1 数字逻辑电路设计与verilog代码开发 3.1.1 面向硬件电路的设计思维方式 硬件设计思维核心：数据通路+控制逻辑 设计电路先想清楚数据通路 3.1.2 行为描述的verilog编程风格 verilog描述分为行为描述和电路描述 3.1.3 自顶向下的设计划分过 阅读全文

摘要： 1、CPU芯片研发概述 1.1 处理器和处理器核 一个处理器芯片除了包含处理器核（一个或多个），还回包含高速缓存、总线接口等一系列其他功能模块。 处理器核是处理器芯片中真正执行指令、进行运算和控制的核心。 1.2 芯片产品的研制过程 芯片定义 芯片设计：硅片设计与封装设计 芯片制造：掩膜制造、晶圆生 阅读全文

摘要： Tensor 数据存储 N：bach批量大小 C：channel特征图通道数 H：特征图的高 W：特征图的宽 深度学习框架中卷积神经网络特征图用4D张量表示，但体现在硬件中是1D。 NCHW代表【WHCN】，NHWC代表【CWHN】 对于NCHW，存储时是【WHCN】，从001开始沿着W方向知道00 阅读全文

摘要： 由于代码比较复杂，用编辑器查看读起来很吃力，所以可以直接把仿真跑起来。 我用的是VCS+verdi组合，蜂鸟e203的压缩包doc文件里有脚本使用说明，对脚本中的仿真工具进行修改，即可用VCS和verdi查看。 另外verdi查看需要在top文件中添加产生fsdb波形的系统函数，生成出来的波形在ru 阅读全文

摘要： 7.3 蜂鸟E200处理器的取指实现 7.3.1 IFU总体设计思路 功能 对取回的地址进行简单译码 简单的分支预测 生成取指的PC 根据PC的地址访问ITCM或BIU 地址判断和ICB总线控制模块控制访问ITCM和BIU。蜂鸟E200面向嵌入式场景，代码量不大，假设所有代码加载在ITCM中执行，可 阅读全文