骑猪上树的少年

摘要： PCIe总线基础知识 PCIe总线除了总线链路外，还具备多个层次，发送端和接收端传送数据时将通过这些层次，。 端到端数据传递 一个数据通路中有两组差分信号，通过判断D+和D-信号的差值来确定传送的是0或1。 差分信号优势： 抗干扰能力强，可以使用更高的总线频率 可有效抑制电磁干扰 缺点： 需要两根信 阅读全文

摘要： PCI总线的存储器读写总线事务 时序图 主设备获得总线使用权后，拉低FRAME，并在第一个时钟周期传送地址(AD)和总线命令(C/BE)，第二个周期检测到IRDY和TRDY都为低，开始传送数据。传送完毕后，FRAME拉高。 Posted和Non-Posted传送方式 Posted总线事务： PCI主 阅读全文

摘要： PCI总线信号 PCI总线可以使用33MHz或66MHz得时钟频率 地址和数据信号 AD[31:0]信号 PCI总线复用地址和数据信号。第一拍传地址，第二拍开始传数据，支持突发传送（一拍地址跟随多拍数据） PAR信号 PAR信号是AD[31:0]和C/BE[3:0]得奇偶校验信号，用来保证地址数据信 阅读全文

摘要： PCI基础知识 PCI全称为Peripheral Component Interconnect，在处理器体系结构中其作为局部总线，是系统总线的延申，用来连接外部设备。 PCI Express：PCIe总线 PCI-to-PCI桥：PCI桥 PCI Express-to-PCI桥：PCIe桥 Host 阅读全文

摘要： 接口中使用modport interface chip_bus(input logic clock,resetN); logic interrupt_request,grant,ready; logic[31:0] addres; wire[63:0] data; modport master(in 阅读全文

摘要： 7.1 新操作符 verilog中循环递增要写成i=i+1，SV开始允许i++，i--，++i,--i，都属于阻塞赋值，在时序逻辑中慎用，容易出下竞争。 在时序和锁存逻辑块中，如果变量不会被过程块外部语句读取，则可以使用++，--操作符 i++; //可综合 if(--i); //不可综合 sum 阅读全文

摘要： 6.1 verilog通用目的always过程块 always begin wait(reset_n == 0) //电平敏感的延迟 @（negedge clock） //边沿敏感的延迟 #2 t <= d ; //基于时间的延迟 @(posedge clock) #1.5 q <= t ; end 阅读全文

摘要： 仿射变换 仿射变换数学上可以表示为矩阵乘法，本质是线性变换。具体可以实现为图像的平移、旋转、以及缩放等。 插值算法 插值的本质就是利用原图已知点的像素来计算新图对应位置上的像素值。插值算法就是如何对原图像素点进行选取然后计算。 最近邻法（nearest） 最近邻法不需要计算，只需要按照图像比例，将新 阅读全文

摘要： generate-for 先使用genvar声明循环索引，然后使用generate产生循环，编写RTL时要对generate块进行命名，仿真工具自动产生实例数组 genvar i ; generate for(i=0;i<N;i=i+1) begin:loop assign a[i] = b[i] 阅读全文

摘要： FIFO（first in first out），具备读写端口各一个，外部无需控制地址。 FIFO与普通RAM的区别在于FIFO外部忽略对读写地址的管理，而只需要关注空满状态。 异步FIFO设计框图 参数：时钟、数据位宽、深度、读写指针、空满判断、RAM空间大小 实质：控制信号+RAM 设计要点 读 阅读全文