摘要： 使用的工具：DesignTime,DC内带的静态时序分析器 静态时序分析能够判断一个电路是否满足时序约束，即使不用动态仿真。 这包括三个主要步骤： 1、设计被分解为时序路径的集合 2、每个路径延迟能被计算 3、所有的路径延迟能检查时序路径是否满足要求。 路径通过结点被不同时钟控制分为不同的组。 默认的路径组包括所有不被时钟控制的路径 DesignTime 计算单元延迟： 1、技术库使用的单元延迟模型是由厂家提供的。 2、单元延迟通过几个单元延迟模型计算： 非线性延迟模型 线性延迟模型 其他 非线性延迟模型： 1、在二维NLDM中，输出负载和输入转换影响单元... 阅读全文

摘要： you should be able to: 1、create a timing budget for a design block 2、use the set_max_capacitance command to limit the input capacitance of a block 3、budget the load on the output ports using the set_load commandTiming budget:#a generic time budgeting script file #for MY_BLOCKcreate_clock -period 10 阅读全文

摘要： Timing and Area:DC optimizes logic between registers,it doesn't optimize the placement of registers;DesignWare:Technology independent,soft macros such as adders,comparator,which are sythesized in to gates from your targer librart.specifying an area goal: dc_shell-t> current_design PRGRM_CNT_T 阅读全文

摘要： perl是最好的文本处理语言，而正则表达式是perl文本处理的核心。一个正则表达式就是一种方法，这种方法能够描述一组字符串，但不用列出所有的字符串。一、正则表达式的几种用法： 1：确定一个字符串中是否匹配某个模式，在一个布尔环境中它们返回真或假。 if(/Windows 95/) {print "Time to upgrade?\n"} 2：如果你能将一个模式在字符串中定位，你就可以用别的东西来替换它。 s/windows/linux/;将windows替换成linux。 split中，正则表达式定义了各个数据与之间定界的分隔符。 （$good,$bad,$ugly）=sp 阅读全文

摘要： 同步与异步数字设计主要主要在于他们的传输方式是异步的还是同步的。所以我们研究的是同步传输与异步传输有什么区别。 同步传输与异步传输是在数字系统中transmitter和receiver之间数据传输的不同同步方法，同步传输是用外部clock来同步，而异步传输是用传输介质上的特殊信号来同步的。 同步的重要性： 当一个电子设备向另一个电子设备传输数字信号时，两个设备之间肯定建立了特定的节奏，receiv... 阅读全文

摘要： 上次有人问我在case中加与不加default的区别，我就说是不加default可能会生成latch，但对具体原因还是不太了解。后来一学长说在时序电路与逻辑电路中还有区别，这我更蒙了。 为了验证其内在原理我在quartus中进行建模，并且通过technology map viewer观察其schematic，实验过程如下：一组合逻辑：带default：module case_combination(active,temp);input [3:0]active;output reg [2:0]temp;always @(active) begin case(active) 4'b1000 阅读全文

摘要： 真无双大师写的相当好，从simulation和synthesis两方面分析了blocking，nonblocking;http://www.cnblogs.com/oomusou/archive/2010/07/30/blocking_vs_nonblocking.html 阅读全文

摘要： 这两天学着用了一下Q2中的FFTv9.1核，主要学了Variable Streaming数据流结构，ALTERA关于FFT核的ug_fft写的还是相当详细的，我就是照着这个做的。下面是对对一些要点的总结：一：在这张parameter Tab中：Twiddle Precision 就是我们平常所说的旋转因子的位数，旋转因子的位数必须小于等于数据的位数。在Architecture Tab中：我选择的是Variable Streaming数据流，这个其实和Streaming差不多，只是VS中你可以通过改变fftpts的值来改变FFT的点数。然而其他的时序都是相同的。输入数据的顺序是顺序输入，输出数据 阅读全文

摘要： A latch is a binary storage device,composed of two or more gates,with feedback. A flip flop is a clocked binary storage device,that is ,a device that stores either a 0 or a 1.The value will only chan... 阅读全文

摘要： 今天看代码时遇到了integer，只知道这是个整数类型，可详细的内容却一窍不通，查看了资料---《verilog数字VLSI设计教程》。其中是这么写到的：大多数的矢量类型（reg或者net）都被默认当做无符号数。integer和real是个例外，它们被默认为当做有符号数。通常，real类型是不可综合的。假设在没有溢出的情况下，不管是无符号数还是有符号数，它们都是二进制的一串数值而已；而当这个值被当做某种类型比较时：又符号数的MSB被用来表示这个数字的符号，而无符号数的MSB则是位权最高的那一位。无论采用什么样的二进制格式，一个无符号数永远也不能成为负值。下面是一个和符号位有关的例子：reg[3 阅读全文