DC_Timing analysis

使用的工具：DesignTime,DC内带的静态时序分析器

静态时序分析能够判断一个电路是否满足时序约束，即使不用动态仿真。

这包括三个主要步骤：

1、设计被分解为时序路径的集合

2、每个路径延迟能被计算

3、所有的路径延迟能检查时序路径是否满足要求。

路径通过结点被不同时钟控制分为不同的组。

                默认的路径组包括所有不被时钟控制的路径

DesignTime 计算单元延迟：

1、技术库使用的单元延迟模型是由厂家提供的。

2、单元延迟通过几个单元延迟模型计算：

            非线性延迟模型

            线性延迟模型

            其他

非线性延迟模型：

  1、在二维NLDM中，输出负载和输入转换影响单元延迟和输出转换

  2、输出转换变成下个单元的输入转换 

线载延迟计算与拓扑结构

   三种类型决定R和C在时序计算中的分布

            best_case_tree(optimistic) Dc=0;

            balanced_tree(Default):每个负载引脚平分相同的RC   Dc=(Rnet/N)X(Cnet/N=Cpin)

            worst_case_tree(Pessimistic)：就一个RC块，Dc=Rnet*(Cnet+Cpins)

FF之间的建立关系

                    DC默认所有的数据从开始到捕获必须在一个时钟周期内。

DesignTime 时序报告

            使用者能通过report_timing命令进入DesignTime。

            每个时序路径暂停两次：

                一次是输入上升沿；

                一次是输入下降沿。