摘要： 今天对PLL中areset和locked详细查了下资料，发现网上这方面的资料很少，所以自己认真读了下Documentation---ug_altpll.pdf,现在我将我学到的内容总结如下： areset简而言之就是高电平有效，对pll进行复位。 下面我们主要来认识一下locked信号： Locked这个输出到底是干嘛用的呢，pdf中这样写道： The ALTPLL megafunction allows you to monitor the PLL locking process using a lock signal named locked and also allows you to. 阅读全文

摘要： Verilog中典型的counter逻辑是这样的：always@(posedge clk or negedge reset) begin if(reset == 1'b0) reg_inst1 <= 8'd0; else if(clk == 1'b1) reg_inst1 <= reg_inst1 + 1'd1; else reg_ins... 阅读全文

摘要： A method for detemining if a circuit meets timing constraints without having to simulate clock cycles. 这句话说出了静态时序的真谛，区别于动态的，这是without！！ 个人感觉STA中最重要的还是Timing path。识别一个design中有几个timing path,请看。。。 Timing path has a startpoint and an endpoint. startpoints: *Input ports(you should konw the d... 阅读全文