摘要： 使用的工具：DesignTime,DC内带的静态时序分析器 静态时序分析能够判断一个电路是否满足时序约束，即使不用动态仿真。 这包括三个主要步骤： 1、设计被分解为时序路径的集合 2、每个路径延迟能被计算 3、所有的路径延迟能检查时序路径是否满足要求。 路径通过结点被不同时钟控制分为不同的组。 默认的路径组包括所有不被时钟控制的路径 DesignTime 计算单元延迟： 1、技术库使用的单元延迟模型是由厂家提供的。 2、单元延迟通过几个单元延迟模型计算： 非线性延迟模型 线性延迟模型 其他 非线性延迟模型： 1、在二维NLDM中，输出负载和输入转换影响单元... 阅读全文

摘要： you should be able to: 1、create a timing budget for a design block 2、use the set_max_capacitance command to limit the input capacitance of a block 3、budget the load on the output ports using the set_load commandTiming budget:#a generic time budgeting script file #for MY_BLOCKcreate_clock -period 10 阅读全文

摘要： Timing and Area:DC optimizes logic between registers,it doesn't optimize the placement of registers;DesignWare:Technology independent,soft macros such as adders,comparator,which are sythesized in to gates from your targer librart.specifying an area goal: dc_shell-t> current_design PRGRM_CNT_T 阅读全文