随笔分类 -  DC

摘要：ASIC 設計中的 CLOCK SKEW 問題在一顆IC晶片裏頭，任何一條路徑的信號延遲時間（SIGNAL DELAY），都是由兩種不同的成份所構成：邏輯閘所造成的延遲（GATE EDALY）和繞線長短所引起的延遲（WIRE DELAY）。兩者在全部的路徑延遲（PATG DELAY）中所佔的比例，因製程不同而有所改變。大致而言，微米以上的製程（1.0um以上）PATH DELAY= GATE DELAY+WIRE DELAY 繞線延遲所佔的比例甚低，所以在系統模擬的過程中，有時甚至可以被忽略，PRE-SIM（只計算邏輯閘延遲）和POST-SIM（包含繞線延遲）的結果幾乎完全一樣。但在次微米的製 阅读全文

摘要：使用的工具：DesignTime,DC内带的静态时序分析器 静态时序分析能够判断一个电路是否满足时序约束，即使不用动态仿真。 这包括三个主要步骤： 1、设计被分解为时序路径的集合 2、每个路径延迟能被计算 3、所有的路径延迟能检查时序路径是否满足要求。 路径通过结点被不同时钟控制分为不同的组。 默认的路径组包括所有不被时钟控制的路径 DesignTime 计算单元延迟： 1、技术库使用的单元延迟模型是由厂家提供的。 2、单元延迟通过几个单元延迟模型计算： 非线性延迟模型 线性延迟模型 其他 非线性延迟模型： 1、在二维NLDM中，输出负载和输入转换影响单元... 阅读全文

摘要：you should be able to: 1、create a timing budget for a design block 2、use the set_max_capacitance command to limit the input capacitance of a block 3、budget the load on the output ports using the set_load commandTiming budget:#a generic time budgeting script file #for MY_BLOCKcreate_clock -period 10 阅读全文

摘要：Timing and Area:DC optimizes logic between registers,it doesn't optimize the placement of registers;DesignWare:Technology independent,soft macros such as adders,comparator,which are sythesized in to gates from your targer librart.specifying an area goal: dc_shell-t> current_design PRGRM_CNT_T 阅读全文

摘要：上次有人问我在case中加与不加default的区别，我就说是不加default可能会生成latch，但对具体原因还是不太了解。后来一学长说在时序电路与逻辑电路中还有区别，这我更蒙了。 为了验证其内在原理我在quartus中进行建模，并且通过technology map viewer观察其schematic，实验过程如下：一组合逻辑：带default：module case_combination(active,temp);input [3:0]active;output reg [2:0]temp;always @(active) begin case(active) 4'b1000 阅读全文

摘要：A method for detemining if a circuit meets timing constraints without having to simulate clock cycles. 这句话说出了静态时序的真谛，区别于动态的，这是without！！ 个人感觉STA中最重要的还是Timing path。识别一个design中有几个timing path,请看。。。 Timing path has a startpoint and an endpoint. startpoints: *Input ports(you should konw the d... 阅读全文