2014年9月10日
能力不足之 根据时序图转化为Verilog代码
摘要： 不能够把时序图看的非常透彻，然后把时序图写成Verilog代码，有时候甚至搞不清楚信号之间的时序关系。 阅读全文
posted @ 2014-09-10 18:04 CHIPER 阅读(1412) 评论(0) 推荐(0)