能力不足之 根据时序图转化为Verilog代码

不能够把时序图看的非常透彻,然后把时序图写成Verilog代码,有时候甚至搞不清楚信号之间的时序关系。

posted @ 2014-09-10 18:04  CHIPER  阅读(1321)  评论(0编辑  收藏  举报