摘要：
关于vivado xdc文件时钟约束的初识 1.Primary Clocks(主时钟) 然而，对于比较复杂的时钟： 2.某个模块采用的主时钟（比如说GT） 3.时钟分频 4.复杂一点的时钟描述 5.XDC文件的命令 阅读全文
posted @ 2017-05-11 18:43 沉默改良者 阅读(13344) 评论(0) 推荐(0)
摘要：
Xilinx FPGA开发环境vivado使用流程 1.启动vivado 2016.1 2.选择Create New Project 3.指定工程名字和工程存放目录 4.选择RTL Project 5.选择FPGA设备 6.工程创建完成后 7.开始编写verilog代码 第一步：点击Add Sour 阅读全文
posted @ 2017-05-10 18:31 沉默改良者 阅读(12485) 评论(0) 推荐(1)
摘要：
GTX_SDI搭建流程 1.GTX wrapper 因为顶层的GTX wrapper在实际的SDI工程中用不到，我们只是需要GTX wrapper模块中的部分文件。因此，在SDI工程中，我们并不需要生成GTX wrapper，应对办法是，新建一个工程，生成GTX wrapper，然后提取出我们所需要 阅读全文
posted @ 2017-05-10 11:49 沉默改良者 阅读(1581) 评论(3) 推荐(1)
摘要：
SDI core端口说明 本文基于赛灵思的官方文档以及自己的理解： 1.生成SDI core 2.得到SDI core的顶层文件，并对每个端口做出解释 对其中的个别信号解释以及解码： rx_t_family: rx_t_rate: rx_edh_errcnt_en: 3.SDI接收操作 4.SDI接 阅读全文
posted @ 2017-05-09 14:06 沉默改良者 阅读(1241) 评论(0) 推荐(0)
摘要：
Vivado中ILA的使用 1.编写RTL代码 其中需要说明的是(* keep = "TRUE" *)语句的意识是保持cnt信号不被综合掉，方便以后的调试，是否可以理解为引出这个寄存器信号。 2.加入ILA核 3.配置ILA核 需要配置的参数主要有三个：1.Component Name,组件的名字， 阅读全文
posted @ 2017-05-08 18:33 沉默改良者 阅读(14286) 评论(0) 推荐(1)
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SDI初识 SDI接口，即“数字分量串行接口（Serial Digital Interface）”。按照速率可以分为： 标准清晰度SD-SDI，速率为270Mb/s; 高清标准HD-SDI，速率为1.485Gb/s; 3G-SDI,速率为2.97Gb/s。 人们常在SDI信号中嵌入数字音频信号，即将 阅读全文
posted @ 2017-05-04 10:17 沉默改良者 阅读(774) 评论(0) 推荐(0)
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BeautifulSoup库children(),descendants()方法的使用 示例网站：http://www.pythonscraping.com/pages/page3.html 网站内容： 网站部分重要源代码： 1.children()方法的使用 运行得到的结果为： 根据文章中的字面意 阅读全文
posted @ 2017-04-18 00:33 沉默改良者 阅读(5613) 评论(3) 推荐(0)
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阅读OReilly.Web.Scraping.with.Python.2015.6笔记 BeautifulSoup findAll 1..BeautifulSoup库的使用 BeautifulSoup通常用来分析爬虫抓取的Web文档。 其中findAll函数的使用情景： 链接：http://www. 阅读全文
posted @ 2017-03-22 17:15 沉默改良者 阅读(244) 评论(0) 推荐(0)
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初次使用CentOs7遇到的问题 1.XXX[用户名]不在sudoers文件中。此事将被报告 解决方案：CentOs自带命令visudo，其作用为调用vim来修改“/etc/sudoers”文件，从而达到增加账号权限的目的。 第一步：使用su root命令，获得root权限。 第二步：使用visud 阅读全文
posted @ 2017-03-20 18:00 沉默改良者 阅读(145) 评论(0) 推荐(0)
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centos7安装WPS 1..在wps官网上下载rpm安装包 2..rpm包安装命令 yum install xxx[安装包的名字] 注意：执行此项命令需要root权限 3.安装完成后即可使用 Centos7安装截图工具shutter 1..添加源 2.快捷键配置 启动命令为： Shutter - 阅读全文
posted @ 2017-03-10 15:35 沉默改良者 阅读(338) 评论(0) 推荐(0)
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阅读 RAM-Based Shift Register(ALTSHIFT_TAPS) IP Core User Guide 说明：本文档自带测试工程： DE_ALTSHIFT_TAPS.zip 1.支持单bit与多bit传输模式 可以理解为：一个时钟周期内，可以传送1bit数据，也可以传送多bit数 阅读全文
posted @ 2017-03-10 09:53 沉默改良者 阅读(1462) 评论(0) 推荐(0)
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安装centos7启动项配置 1.将 修改为： 按ctrl + x 执行上面的启动项 然后屏幕上就会列出硬盘设备的详细信息，从列表中挑出当前作为介质的U盘的代码（比如sdd4）然后重起系统，修改启动条目为： 然后使用Ctrl+X启动即可进入正常安装流程。 阅读全文
posted @ 2017-03-06 15:25 沉默改良者 阅读(8370) 评论(4) 推荐(3)
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Avalon总线学习 Avalon Interface Specifications 1.Avalon Interfaces in a System and Nios II Processor 2.Avalon Interfaces in a System Design and External P 阅读全文
posted @ 2017-03-02 15:14 沉默改良者 阅读(953) 评论(0) 推荐(0)
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阅读DMA Controller Core 官方手册 DMA控制器框架图 怎样去设定一个DMA控制器 实例化DMA控制器 参数配置界面如下图所示： 对于width of the DMA length register的配置尝试如下： 正如官方文档中描述的那样： DMA Length register 阅读全文
posted @ 2017-03-02 14:35 沉默改良者 阅读(1463) 评论(0) 推荐(0)
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Using the SDRAM on Altera’sDE1-SoC Board with Verilog Designs 1.DE1-SOC Board上SDRAM资源 2.系统架构框图 3.关于SDRAM controller SDRAM controller能生成SDRAM芯片所需要的信号，但 阅读全文
posted @ 2017-02-24 17:23 沉默改良者 阅读(1003) 评论(0) 推荐(0)
摘要：
阅读 ‘External Memory PHY Interface (ALTMEMPHY)’笔记 1.PLL reference clock frequency 此处控制器输入时钟设置为100MHz,同样在顶层文件的代码中也有体现： 2.Memory clock frequency 此时钟是传给me 阅读全文
posted @ 2017-02-23 15:24 沉默改良者 阅读(414) 评论(0) 推荐(0)
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回看《例说FPGA》 DDR2控制器集成与读写测试 1.DDR2 IP核的配置 需要弄清楚的选项主要有： PLL reference clock frequency Memory clock frequency Controller data rate 对于DDR2 芯片的选型，可以在Memory 阅读全文
posted @ 2017-02-22 15:36 沉默改良者 阅读(3738) 评论(0) 推荐(0)
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Qsys 设计流程 Qsys System Design Tutorial 1.Avalon-MM Pipeline Bridge Avalon-MM Pipeline Bridge在slave端口接受命令，然后在master端口发送命令。可以把Pipeline Bridge理解为集线器，可以缩减F 阅读全文
posted @ 2017-02-22 09:28 沉默改良者 阅读(586) 评论(0) 推荐(0)
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关于RGB Resampler IP核的测试 1.RGB Resampler功能描述 将输入的RGB数据流转换成其它格式的RGB数据流。 2.功能验证 设置源图像像素数据为：3X4格式。 设置RGB Resampler参数如下图所示，将24-bit RGB格式转换为40-bit RGBA格式。 顶层 阅读全文
posted @ 2017-02-18 11:16 沉默改良者 阅读(553) 评论(0) 推荐(0)
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Matlab位运算函数： 例子： 运行结果： 阅读全文
posted @ 2017-02-17 10:21 沉默改良者 阅读(1991) 评论(0) 推荐(0)
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关于Test--Pattern Generator IP核的测试 1.Test--Pattern Generator 功能介绍 生成24-bit RGB视频流，此IP核可以用于系统测试，不需要先在片上ROM存储图片数据，然后在进行后续操作。 2.Qsys系统搭建 3.将Qsys系统生成的模块添加进入 阅读全文
posted @ 2017-02-17 09:59 沉默改良者 阅读(1828) 评论(0) 推荐(0)
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1.新建Quartus II工程 2.新建Qsys系统 3.如果没有我们需要添加的IP，需要自己额外添加 4在我们新建的Quartus工程里面新建一个文件夹，命名为ip; 5.将我们已经下载好的IP文件复制到这个ip文件夹中： 6.在Qsys系统中依然没有我们添加的IP核，因此，需要关闭Qsys系统 阅读全文
posted @ 2017-02-13 09:52 沉默改良者 阅读(1466) 评论(0) 推荐(0)
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1.新建工程 2.添加原理图文件 注：似乎Nios II工程都需要涉及到原理图编程。 3.进入Qsys进行内核设计 注：启动Qsys后，系统已经为内核默认添加了一个组件clk_0。 4.设置时钟名字和频率 注：开发板上的时钟输入为50MHz。 5.添加Nios II核 注：选择Nios II Cor 阅读全文
posted @ 2017-02-09 09:00 沉默改良者 阅读(446) 评论(0) 推荐(0)
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1.DE2-115开发板资源 Altera EPCS64 Configuration Device 64MB SDRAM （两片） 50MHz Oscillator EP4CE115F29C7(4PLLs) PI149FCT3803(与时钟有关的芯片) 2.DE2-115与时钟有关的引脚 3.关于复 阅读全文
posted @ 2016-12-04 20:11 沉默改良者 阅读(4749) 评论(0) 推荐(0)
摘要：
本文主要介绍了Lattice CPLD/FPGA集成开发环境的使用方法，并通过点亮开发板（Mach XO2 Breakout Board）上位号为D2的LED这一实例来演示其开发流程。 1.开发工具 Lattice CPLD/FPGA采用Diamond Design Environment，其初始化 阅读全文
posted @ 2016-10-13 16:53 沉默改良者 阅读(8401) 评论(0) 推荐(0)
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1.了解VGA协议 VGA协议有5个输入信号，列同步信号（HSYNC Signal），行同步信号（VSYNC Signal），红-绿-蓝，颜色信号（RGB Signal）。 一帧屏幕的显示是由行从上至下扫描，列从左至右填充。 以800x600x60Hz为例： 对于列填充信号：a是拉低的128个列像素 阅读全文
posted @ 2016-08-18 10:50 沉默改良者 阅读(2103) 评论(0) 推荐(1)
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1.PS2接口与协议时序图 对于PS2的接口来说，需要额外关注的是PIN5与PIN1，一个是时钟，一个是数据。PS2协议对数据的移位是“CLOCK下降沿”有效，其CLOCK的频率通常在10KHz左右。每当CLOCK的下降沿到来时，发送一位数据。 协议时序图 传输数据定义表 第N位 属性 0 开始位 阅读全文
posted @ 2016-08-16 14:43 沉默改良者 阅读(874) 评论(0) 推荐(0)
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1.同步动态扫描 多个数码管的显示采用的是同步动态扫描方法，同步动态扫描指的是：行信号和列信号同步扫描，是一种并行操作。 2.数码管驱动电路实现思路 如果要求数码管显示我们想要的数字，首先需要写一个数据接收模块，这个模块接收数据之后需要做什么样的处理呢？这时候我们会想到两个数码管，其中一个显示十位数 阅读全文
posted @ 2016-08-13 18:21 沉默改良者 阅读(2413) 评论(1) 推荐(0)
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第一个FPGA工程 点亮开发板上的3个LED灯 1.新建FPGA工程 开启Quartus2的画面 File--New Project Wizard..指定工程的路径与工程名 指定所使用的FPGA设备型号 2.添加设计文件 本设计采用Verilog HDL硬件描述语言建模 3.建模 本设计有三个输出量 阅读全文
posted @ 2016-08-10 23:21 沉默改良者 阅读(5802) 评论(0) 推荐(0)
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基于Verilog HDL整数乘法器设计与仿真验证 1.预备知识 整数分为短整数，中整数，长整数，本文只涉及到短整数。短整数：占用一个字节空间，8位，其中最高位为符号位（最高位为1表示为负数，最高位为0表示为正数），取值范围为-127~127。 负数的表示方法为正值的求反又加1。例如： 8’b000 阅读全文
posted @ 2016-08-08 21:11 沉默改良者 阅读(5188) 评论(0) 推荐(1)
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实验三：按键消抖 首先将按键消抖功能分成了两个模块，电平检查模块和10ms延迟模块。电平检测模块用来检测按键信号的变化（是否被按下），10ms延迟模块用来稳定电平检查模块的输入，进而稳定按键信号，防止其抖动而产生的信号跳变而影响输出。 设计思路： 1.当电平检测模块检查到按键被按下（输入由高电平变为 阅读全文
posted @ 2016-07-25 13:20 沉默改良者 阅读(1792) 评论(0) 推荐(0)
摘要：
1.PLD/FPGA/CPLD PLD（Programmable Logic Device）:可编程逻辑器件，数字集成电路半成品，芯片上按照一定的排列方式集成了大量的门和触发器等基本逻辑元件，使用者按照设计要求运用开发工具将这些片内的元件连接起来，此过程称为编程； FPGA：基于查找表技术，要外挂配 阅读全文
posted @ 2016-07-19 12:53 沉默改良者 阅读(5063) 评论(0) 推荐(1)
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实验一：永远的流水灯 扫描频率配置为100Hz,即是说扫描周期为10ms.这里需要注意的是扫描周期的概念。流水灯嘛，顾名思义，扫描周期指的是流水灯扫一轮所需要的时间。听到说周期，就应该想到在建模的时候需要写计数器模块，这个计数器模块应该是神一般的独立存在，独立运行。每隔10ms复位一次，复位后又重新 阅读全文
posted @ 2016-07-15 12:22 沉默改良者 阅读(615) 评论(0) 推荐(0)
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关于电压跟随器的初步学习 电压跟随器具有很高的输入阻抗和很低的输出阻抗，应用于阻抗变换和匹配电路，在电路中常作为输入缓冲级和输出缓冲级，输入级高阻抗减轻了对信号源的影响，输出级低阻抗可以提高带负载能力，在许多典型电路的设计中，AD转换器之前会有一个电压跟随器。 1两种主要的电压跟随器 1.1晶体管射 阅读全文
posted @ 2016-07-13 13:55 沉默改良者 阅读(683) 评论(0) 推荐(0)
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