|
摘要：
关于CPM_PCIE_NOC_0/1有关描述 个人理解： CPM_PCIE_NOC_0/1 与C2H，H2C Stream 接口实现的功能一样，即PCIE传输与接收数据。 C2H，H2C Stream不经过NOC. CPM_PCIE_NOC_0/1经过NOC. 在CPM的设置中，并未找到Lite接口 阅读全文
posted @ 2022-11-14 17:17 沉默改良者 阅读(58) 评论(0) 推荐(0) 编辑
摘要：
CPM学习 CPM4 与 CPM5 区别： CPM5 只有QDMA 需要16 个GTY The Completer Request (CQ) interface are the ports through which all received requests from the link are d 阅读全文
posted @ 2022-10-09 14:09 沉默改良者 阅读(72) 评论(0) 推荐(0) 编辑
摘要：
关于CPM_PCIE_NOC_0/1有关描述 个人理解： CPM_PCIE_NOC_0/1 与C2H，H2C Stream 接口实现的功能一样，即PCIE传输与接收数据。 C2H，H2C Stream不经过NOC. CPM_PCIE_NOC_0/1经过NOC. 在CPM的设置中，并未找到Lite接口 阅读全文
posted @ 2022-10-09 13:56 沉默改良者 阅读(91) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（13） Common Refclk (Shared Refclk) Architecture Common Refclk (Shared Refclk) Architecture的示意图如下图所示， 这种参考时钟架构是Spec推荐使用的，链路两端的器件均使用同一个参考时钟源。即 阅读全文
posted @ 2022-09-29 09:52 沉默改良者 阅读(263) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（12） LTSSM PCIe总线中的链路初始化与训练（Link Initialization & Training）是一种完全由硬件实现的功能，处于PCIe体系结构中的物理层。整个过程由链路训练状态机（Link Training and Status State Machine 阅读全文
posted @ 2022-09-29 09:43 沉默改良者 阅读(336) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（11） TLP TLP可以被基于地址路由（Memory或IO），可以被基于ID路由（Bus—Device—Function），或者还可以被隐式路由（routed implicitly）。 只有TLP会被Switch和RC进行路由，它们起源于源端口的事务层，结束于目的端口的事务层 阅读全文
posted @ 2022-09-29 09:39 沉默改良者 阅读(295) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（10） 在发送任何事务之前，都需要进行流控初始化（flow control initialization）。事实上，在流控初始化成功完成之前，TLP 是不能在链路上进行发送的。流控初始化会发生于系统中的每一个链路，其过程主要为链路两端设备之间的一次握手。这一过程会在物理层的链路 阅读全文
posted @ 2022-09-29 09:30 沉默改良者 阅读(120) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（9） 为了确保你已经理解了设置建立BARs和Base/Limit寄存器的规则和方法，请仔细查看图 4‑11，以保证你对它们的正确认知。我们简单的对示例系统进行了扩展，在Switch的Port A下方加入了另一个EP以及它所请求的地址空间。要记得，Type 1 Header中也含 阅读全文
posted @ 2022-09-28 15:41 沉默改良者 阅读(111) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（8） 枚举——搜索发现拓扑（Enumeration-Discovering the Topology） 在完成了系统上电或是复位之后，配置软件需要扫描PCIe网络结构，来搜索发现整个机器的拓扑，并学习这个网络结构是如何被填充的（例如里面都有多少总线、多少设备以及它们的编号等等） 阅读全文
posted @ 2022-09-28 14:46 沉默改良者 阅读(415) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（7） 每个PCIe功能（Function）的标识在其所在的设备内，以及这个设备所连接的总线内，都是唯一的。其标识符一般被称为“BDF”。 仔细看图中的总线序号，观察它的搜索方式。 软件总共可以分配256个总线编号。第一个总线号，Bus 0，通常由硬件分配给RC（Root Com 阅读全文
posted @ 2022-09-27 14:13 沉默改良者 阅读(781) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（6） 物理层 物理层的 LTSSM（Link Training and Status State Machine，链路训练状态机）负责进行链路初始化以及训练。 为了更容易看出这个数据包是怎么构成的，我们将 TLP 的不同部分用不同的颜色进行标识，以此来表示对应的部分是由哪一层添 阅读全文
posted @ 2022-09-27 14:09 沉默改良者 阅读(593) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（5） 拓扑结构 拓扑特征 (Topology Characteristics) 在图的最上方是一个 CPU 。这里需要指出，CPU 被认为是 PCIe 层次结构的顶端。就像 PCI 一样，PCIe 只允许简单的树结构，这意味着不允许出现循环或者其他复杂的拓扑结构。这样做的原因是 阅读全文
posted @ 2022-09-26 16:56 沉默改良者 阅读(294) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（4） Lane 用于描述设备之间信号传输路径的术语为“链路（Link）”，它由一个或以上的接收发送对组成。这样的一对接收和发送被称为一个“通道（Lane）”，协议规范允许一条链路内有 1、2、4、8、12、16 或 32 个通道。链路内通道的数量称为链路宽度，通常用 x1、x2 阅读全文
posted @ 2022-09-26 16:53 沉默改良者 阅读(496) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（3） PCI-X特性(PCI-X Features) 拆分事务模型（Split-Transaction Model） 在传统的PCI读事务中，总线Master向总线上某个设备发起读取。如前面的内容所述，若Target设备未准备好，无法完成事务，那么它既可以选择在获取数据的同时让 阅读全文
posted @ 2022-09-26 16:50 沉默改良者 阅读(283) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（2） PCI中断处理(PCI Interrupt Handling) PCI设备使用4个边带信号（sideband）作为中断信号，分别为INTA#、INTB#、INTC#、INTD#，并从中选取一个来向系统发送中断请求，即使用4个中断信号中的1个来发送中断请求。当其中一个中断引 阅读全文
posted @ 2022-09-26 16:47 沉默改良者 阅读(342) 评论(0) 推荐(0) 编辑
摘要：
PCIE背景知识学习（1） 1.PCI事务模型 PCI同先前的总线模型一样，在数据传输上使用三种模型：Programmed I/O（PIO）、Peer-to-peer、以及DMA。这些模型的图解如图 1‑6所示，接下来的几个小节将对它们进行描述。 Programmed I/O(PIO) 当一个PCI 阅读全文
posted @ 2022-09-26 16:40 沉默改良者 阅读(442) 评论(0) 推荐(0) 编辑
摘要：
NOC DDRMC 选择双通道还是单通道，对性能影响如下： 32bit的地址含义 多DDR控制器交织 问题：Number of Memory Controller Ports 与 Number of Channels 分别是干什么的。 Number of Memory Controller Port 阅读全文
posted @ 2022-09-21 16:20 沉默改良者 阅读(147) 评论(0) 推荐(0) 编辑
摘要：
Versal NOC 精读 1.The NoC converts these AXI interfaces to a 128-bit wide NoC packet protocol that moves data horizontally and vertically across the dev 阅读全文
posted @ 2022-09-21 16:12 沉默改良者 阅读(177) 评论(0) 推荐(0) 编辑
摘要：
边学边用 MATLAB（2） 1. 处理CSV文件 // table 读取： T = readtable('airlinesmall.csv'); 显示： 按照行列来控制 2. 导入多个文件 生成importfile.m 函数 编写脚本： startRow = 2; endRow = inf; my 阅读全文
posted @ 2022-09-13 17:03 沉默改良者 阅读(57) 评论(0) 推荐(0) 编辑
摘要：
边用边学--Matlab(1) Zeros Size Table Bitget 就是查看某个数的第几bit Find 阅读全文
posted @ 2022-08-24 17:57 沉默改良者 阅读(31) 评论(0) 推荐(0) 编辑
摘要：
波束合成学习笔记（2） 阵列校准滤波器与信道化过程为流水线处理，所有的数据均为实时流水数据。系统控制状态机采集某一时刻 N 点数据写入 I/Q 数据缓存模块，用于后续 DOA 估计、 波束形成权矢量计算、波束形成以及互相关函数计算。系统控制状态机控制各级计算流程，待所有计算完成后，组帧上传至上层系统 阅读全文
posted @ 2022-08-19 11:38 沉默改良者 阅读(226) 评论(0) 推荐(0) 编辑
摘要：
1.眼图 眼图是将数据信号在相同单位时长内把码流叠加到一起形成的图形，可直观地评估信号性能指标。眼图是时域角度的统计结果，在横轴为时间、纵轴为电压幅值的二维平面内，眼图在时间轴上的时间差表现为眼宽，在纵轴上的电压幅值表现为眼高。 评估眼图一般看眼高和眼宽。眼图的张开程度能表明信号的好坏，抖动越小眼宽 阅读全文
posted @ 2022-08-12 14:16 沉默改良者 阅读(1235) 评论(0) 推荐(0) 编辑
摘要：
Versal NOC The NoC was designed for scalability. It is composed of a series of interconnected horizontal(HNoC) and vertical (VNoC) paths. The HNoC and 阅读全文
posted @ 2022-08-10 14:39 沉默改良者 阅读(80) 评论(0) 推荐(0) 编辑
摘要：
Versal ACAP架构初识 参考文档 platform management controller (PMC) The PS includes the real-time processing unit (RPU) application processing unit (APU), and t 阅读全文
posted @ 2022-08-10 13:58 沉默改良者 阅读(165) 评论(0) 推荐(0) 编辑
摘要：
DDR Controller interleaving AXI(Outstanding、Out-of-Order、Interleaving) Outstanding：master 不必等待命令执行结束就可以发送下一命令 Out-of-Order：对于相同ID的指令，必须要顺序完成；对于不同ID的指令 阅读全文
posted @ 2022-08-02 15:34 沉默改良者 阅读(573) 评论(0) 推荐(1) 编辑
摘要：
Vivado hls中基础操作 1.在hls中指定顶层文件 2.加载源文件 3.加载测试文件与数据 4.测试代码检查 5.综合设计代码 6.生成IP 阅读全文
posted @ 2020-09-16 18:49 沉默改良者 阅读(692) 评论(0) 推荐(0) 编辑
摘要：
相位偏转角估计（复数相角计算） Verilog 1 /********************************************************************/ 2 /*模块名称：Estimation_Phase ******/////// 3 /* ******// 阅读全文
posted @ 2020-06-29 22:00 沉默改良者 阅读(1952) 评论(2) 推荐(0) 编辑
摘要：
频率偏差角度估计 Verilog 1 module CFO_Estimating( 2 3 //Module clock 4 input wire Clk, 5 //the reset signal 6 input wire Rst_n, 7 //the enable signal of the i 阅读全文
posted @ 2020-06-29 21:55 沉默改良者 阅读(699) 评论(1) 推荐(0) 编辑
摘要：
简化版的复数相关运算 Verilog //************************************************************************************************************** //Function descrip 阅读全文
posted @ 2020-06-29 21:53 沉默改良者 阅读(1028) 评论(0) 推荐(0) 编辑
摘要：
简单幅值计算（复数的绝对值） Verilog 1 //************************************************************************************************************** 2 //Function 阅读全文
posted @ 2020-06-29 21:51 沉默改良者 阅读(2438) 评论(0) 推荐(0) 编辑
摘要：
数据量化 Verilog 1 module Quantization( 2 3 4 //moduel clock 5 input wire Clk, 6 //the reset signal 7 input wire Rst_n, 8 //the enable signal of the input 阅读全文
posted @ 2020-06-29 21:48 沉默改良者 阅读(1046) 评论(0) 推荐(0) 编辑
摘要：
数据分离 verilog /****************************************************************/ /*模块名称：数据分流模块 ******///// /*模块功能：1，缓存来自分组检测完成后的数据 包括了： ******///// /* 阅读全文
posted @ 2020-06-29 21:46 沉默改良者 阅读(670) 评论(0) 推荐(0) 编辑
摘要：
数据组合 Verilog 1 module Data_Combination( 2 3 input wire Clk, 4 input wire Rst_n, 5 6 input wire ShortTrainingEnable, 7 input wire [7:0] ShortTrainingRe 阅读全文
posted @ 2020-06-29 21:44 沉默改良者 阅读(654) 评论(0) 推荐(0) 编辑
摘要：
导频数据插入 Verilog module DATA_pilot_insertion( input wire DPI_CLK, input wire DPI_RST, input wire [7:0] DPI_DIN_RE, input wire [7:0] DPI_DIN_IM, input wi 阅读全文
posted @ 2020-06-29 21:43 沉默改良者 阅读(739) 评论(0) 推荐(0) 编辑 |
||
