摘要：
串口接收端verilog代码分析 仿真结果： 注意： 分析寄存器的更新一定要结合时钟沿，然后寄存器在时钟沿前后的变化状态。 阅读全文
posted @ 2018-05-25 10:06 沉默改良者 阅读(1510) 评论(0) 推荐(0)
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串口发送端verilog代码分析 仿真结果： 阅读全文
posted @ 2018-05-23 16:10 沉默改良者 阅读(1225) 评论(0) 推荐(0)
摘要：
verilog 代码分析与仿真 注意：使用vivado 自带的仿真工具， reg和wire等信号需要赋予初始值 边沿检测 仿真结果： 时钟二分频的巧用 仿真结果: 数据采集与数据融合 注意rgb565信号的生成 仿真结果： 成功的将两个数融合在一起，一个是寄存器里面保存的数据，一个是实时的输入数据。 阅读全文
posted @ 2018-05-22 18:12 沉默改良者 阅读(4685) 评论(0) 推荐(0)
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Xilinx 7 series FPGA multiboot技术的使用 当升级程序有错误的时候，系统会启动golden bitstream 注意：需要在源工程与升级工程中添加如下约束语句 生成组合mcs文件： 阅读全文
posted @ 2018-05-21 15:53 沉默改良者 阅读(3368) 评论(0) 推荐(0)
摘要：
关于Xilinx AXI Lite 源代码分析 自建带AXI接口的IP 首先需要注意此处寄存器数量的配置，它决定了slv_reg的个数。 读写数据，即是对寄存器slv_reg进行操作： 关于AXI写数据的代码 关于PS怎么通过函数读取AXI总线上的数据，后面有例程进行解释。 此always块使用的总 阅读全文
posted @ 2018-05-18 16:16 沉默改良者 阅读(2869) 评论(0) 推荐(1)
摘要：
关于缓冲的认识 Frame Buffer 重点来了： 阅读全文
posted @ 2018-05-18 15:43 沉默改良者 阅读(420) 评论(0) 推荐(1)
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初识DMA 关于AXI4-Memory Map 与 AXI4-Stream之间的转换： 查阅UG1037 重点关注DataMover这一块 此图似乎有错误之处，需要再次确认。 阅读全文
posted @ 2018-05-17 10:40 沉默改良者 阅读(354) 评论(0) 推荐(0)
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阅读 video in to axi4-stream v4.0 笔记 axi4 stream里面只传输的有效数据。 引用： 使能了video timing controller core 的所用信号，并没有找到一个叫’locked’的，难道指代其他的？ 注意，sof信号，start of frame 阅读全文
posted @ 2018-05-09 16:57 沉默改良者 阅读(892) 评论(0) 推荐(0)
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python 字符串操作 字符串输出，注意’’ 和’’ ‘’ 利用\进行转义 拼接字符串 字符串转换 长字符串处理 \ 的使用： 打印文件路径需要注意的问题 阅读全文
posted @ 2018-05-04 15:51 沉默改良者 阅读(231) 评论(0) 推荐(0)
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python 基本语句 在使用python的变量前必须给它赋值，因为python变量没有默认值。 获取用户输入值 此时需要注意：input函数的返回值为文本或字符串。 一些简单的函数 乘方 绝对值 将浮点数进行圆整 使用模块，将数向下进行圆整 将数向上进行圆整 导入某个模块中的具体函数 格式如下：f 阅读全文
posted @ 2018-05-04 14:18 沉默改良者 阅读(343) 评论(0) 推荐(0)
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Python 算术运算符 运算结果为浮点数 除法：/ 整除： // 求余计算： % 求余运算可以用于固定时间的检测，比如说每10分钟进行一次什么样的操作，则：minute % 10 乘方运算： 阅读全文
posted @ 2018-05-04 11:34 沉默改良者 阅读(189) 评论(0) 推荐(0)
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量化分析v1 总结：急需要补充pandas相关知识，以应对数据分析。 阅读全文
posted @ 2018-04-12 16:30 沉默改良者 阅读(227) 评论(0) 推荐(0)
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基于MATLAB System Generator 搭建Display Enhancement模型 阅读全文
posted @ 2018-04-08 19:02 沉默改良者 阅读(278) 评论(0) 推荐(0)
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System Generator 生成IP核在Vivado中进行调用 1.首先在Simulink中搭建硬件模型 2.查看仿真结果 3.资源分析与时序分析 4.启动vivado,关联生成的IP核 5.调用IP核 6.仿真结果 仿真脚本： 阅读全文
posted @ 2018-04-03 13:25 沉默改良者 阅读(3583) 评论(0) 推荐(0)
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System Generator 使用离散资源 重要，怎样配置FPGA中的DSP Macro 最后是编译模型 阅读全文
posted @ 2018-03-20 16:00 沉默改良者 阅读(367) 评论(0) 推荐(0)
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MATLAB System Generator初识 仿真模型： 仿真结果： 使用system generator 搭建低通滤波器具体步骤： 打开库，库里面的组件详细介绍见UG958文档 添加数字滤波器 连接： 数据采集模块： 依据采样定理，采集数据的数据类型配置。 关于System Generato 阅读全文
posted @ 2018-03-20 14:04 沉默改良者 阅读(3715) 评论(0) 推荐(0)
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System Generator 参数优化 通过命令行调试参数 然后编译，查看资源消耗。 阅读全文
posted @ 2018-03-20 13:26 沉默改良者 阅读(493) 评论(0) 推荐(0)
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vivado各版本的区别 Vivado HL Design Edition: Vivado HL System Edition: 区别在于System Edition包含有system generator for dsp with matlab工具。 阅读全文
posted @ 2018-03-19 17:42 沉默改良者 阅读(28585) 评论(0) 推荐(0)
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通过状态机来对axi_lite总线进行操作 状态跳转： 1.初始状态 将axi_lite读写两个信道分开进行控制，在初始状态，就根据读，写信号来判断应该跳转到那一个状态。 2.写状态 在写状态中不需要跳转条件，即写状态只需要消耗一个时钟周期，然后自动跳转到下一个状态。 3.写有效状态 当接收到sla 阅读全文
posted @ 2018-03-08 10:29 沉默改良者 阅读(2960) 评论(0) 推荐(1)
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关于AXI_Quad_SPI的寄存器配置 1.核初始化配置 首先是： 40:0000_000A 1C:8000_0000 28:0000_0004 2.命令与dummy_data 60:000001E6 60:00000186 68:{24'h000000,cmd} 68:{24'h000000,a 阅读全文
posted @ 2018-03-08 09:11 沉默改良者 阅读(10377) 评论(23) 推荐(2)
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温度传感器 精度是1度吗？ 以上即为精度配置的方法 寄存器描述： 读时序： 写时序： 阅读全文
posted @ 2018-03-05 16:19 沉默改良者 阅读(232) 评论(0) 推荐(0)
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IIC总线初识 IIC总线的拓扑结构 八位数据分布： 写操作： 读操作： IIC总线的工作频率： IIC总线的时序（重要）： 起始位的时序： 用verilog代码描述这一过程： 此处是用来描述SDA信号的，什么时间拉高SDA信号，什么时间拉低SDA信号。 为什么 TR+TSU_STA+THD_STA 阅读全文
posted @ 2018-02-26 13:57 沉默改良者 阅读(677) 评论(0) 推荐(0)
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外同步信号检测 verilog 状态机 仿真波形： 1. 2. 3. 阅读全文
posted @ 2018-02-12 16:50 沉默改良者 阅读(791) 评论(0) 推荐(0)
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关于信号的延迟 verilog 仿真波形： 容易犯下这样一种错误： 仿真波形： 像这种写法，根本就起不到边沿检测的作用，只是对外部信号进行一次采集。 阅读全文
posted @ 2018-02-08 13:53 沉默改良者 阅读(3724) 评论(0) 推荐(0)
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数据与地址的自动给定 基于状态机 仿真波形： 阅读全文
posted @ 2018-02-07 16:53 沉默改良者 阅读(296) 评论(0) 推荐(0)
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SPI 核的寄存器空间 寄存器的地址与定义： 寄存器描述与配置： 复位寄存器： 控制寄存器： 状态寄存器： 数据发送寄存器： 在使用DTR之前，一定要经过复位处理。 对于DTR的操作中，首先写入command, address, the data. 在dual 和 quad模式下，FIFO是必须的。 阅读全文
posted @ 2018-01-25 14:10 沉默改良者 阅读(1092) 评论(0) 推荐(0)
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mig_7series DDR控制器的配置 阅读全文
posted @ 2018-01-08 13:40 沉默改良者 阅读(2056) 评论(0) 推荐(0)
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关于zynq7 中MIO的理解 Zynq7000有54个MIO，分配在GPIO的Bank0和Bank1,属于PS部分，这些IO与PS直接相连，不需要添加引脚约束，MIO信号对PL部分是不可见的，对MIO的操作完全是PS部分的操作。 结构框图： 1. 2. 3. 4. 5. 6. 7. 阅读全文
posted @ 2018-01-08 09:02 沉默改良者 阅读(2139) 评论(0) 推荐(1)
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AXI_LITE源码学习笔记 1. axi_awready信号的产生 准备接收写地址信号 2.axi_awaddr信号的锁存 3.axi_wready信号的产生，准备接收写数据信号 4. S_AXI_WDATA信号的锁存 5.写响应信号的产生bvalid, 表示本次写操作有效(1个时钟脉冲) 6.a 阅读全文
posted @ 2018-01-02 14:08 沉默改良者 阅读(1311) 评论(0) 推荐(1)
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SPI核软件调试结果 一、硬件搭建 配置如下： 1.采用手动复位； 2.输入时钟27M，AXI总线工作频率100M； 3.axi_quad_spi 配置为标准模式； 4.配合软件例程的使用，挂载了CPU，axi interrupt controller等IP核。 二、软件调试 1.给SPI Flas 阅读全文
posted @ 2017-12-29 15:33 沉默改良者 阅读(523) 评论(0) 推荐(0)
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SPI 核软件调试记录 1.首先说说int SpiFlashWaitForFlashReady(void)这一函数，基本上其它函数在执行的时候，都会事先执行一次此函数。 因为此函数的作用主要是用来等待，所以整个语句在一个循环里面。第一步是检测spi flash 的状态，若spi flash 已经完成 阅读全文
posted @ 2017-12-29 09:15 沉默改良者 阅读(1480) 评论(0) 推荐(0)
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关于IP核中中断信号的使用 以zynq系统为例 1.使能设备的中断输出信号 2.使能处理器的中断接收信号 3.连接IP核到处理器之间的中断 此处只是硬件的搭建，软件系统的编写需要进一步研究。 搭建更复杂的中断系统 AXI Timer核需要深入学习，为什么和中断控制有关系。 将两个中断信号合并成一个信 阅读全文
posted @ 2017-12-27 15:17 沉默改良者 阅读(1386) 评论(0) 推荐(0)
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SPI Flash Memory 芯片手册阅读 信息来源 阅读全文
posted @ 2017-12-27 14:15 沉默改良者 阅读(1421) 评论(0) 推荐(0)
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总线读写 verilog代码 备注：在进行总线写操作的时候，写地址和数据信号要先准备好，等待写使能信号的到来。 非常重要的两点需要注意： 1.外部输入的控制信号，（如使能信号）往往和clk不同步，这就需要在使用前做延时处理，使其同步，这需要根据调试情况来定。 2.使能信号的使用，使能信号往往是一种脉 阅读全文
posted @ 2017-12-20 16:48 沉默改良者 阅读(2762) 评论(1) 推荐(0)
摘要：
FIFO 的控制逻辑 verilog代码 备注：分两个always块（因为fifo的读和写在不同的时钟域），对fifo的读写操作进行控制。 阅读全文
posted @ 2017-12-20 14:57 沉默改良者 阅读(1427) 评论(0) 推荐(0)
摘要：
信号滤波模块verilog代码 备注：对易产生锯齿的信号进行滤波，增强其稳定性。 阅读全文
posted @ 2017-12-20 11:57 沉默改良者 阅读(826) 评论(0) 推荐(0)
摘要：
FPGA中关于SPI的使用 信息来源 SPI Flash的编程 最新的SPI不止有4根信号线，可以增加到支持4bit的数据宽度 SPI Flash Basics 能够扩展成4bit数据的是MOSI信号 阅读全文
posted @ 2017-12-19 16:14 沉默改良者 阅读(1958) 评论(0) 推荐(0)
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