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阅读<Video Test Pattern Generator v7.0>笔记 1.数据宽度的问题 TotalDataWidth的计算公式： 疑问：为什么TotalDataWidth后面需要加上7? 猜想：(60 + 7) /8 = 8 8*8=64 (使用下面的例子) m_axis_video_t 阅读全文
posted @ 2017-09-14 19:01 沉默改良者 阅读(1019) 评论(0) 推荐(0)
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阅读<Vivado Design Suite Tutorial Logic Simulation>笔记 1.建工程，添加仿真文件 2.在IP Catalog里面添加IP核 Sine_high配置： Sine_mid配置： Sine_Low配置： 3.运行仿真 4.仿真调试 选择不同的模块，objec 阅读全文
posted @ 2017-09-07 10:26 沉默改良者 阅读(312) 评论(0) 推荐(0)
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Modelsim使用流程 基于TCL命令的仿真 本文使用的Modelsim版本为Modelsim SE-64 10.1.c 1.File -> new -> Project 2.添加或编写需要仿真的.v文件 3.编译.v文件 此时.v文件的状态会发生变化 3.开始仿真 Simulate -> Sta 阅读全文
posted @ 2017-08-25 16:50 沉默改良者 阅读(1083) 评论(0) 推荐(0)
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BT.656 NTSC制式彩条生成模块(verilog) 1.知识储备 隔行扫描是将一副图像分成两场扫描，第一场扫描第1,2,5,7...等奇数行，第二场扫描2，4,6,8...等偶数行，并把扫奇数行的场称为奇数场，扫偶数行的场称为偶数场，一幅图像经过两次扫描即可。由左到右的扫描称为行扫描，由上到下 阅读全文
posted @ 2017-08-09 10:39 沉默改良者 阅读(4452) 评论(3) 推荐(0)
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Video to SDI Tx Bridge模块video_data（SD-SDI）处理过程 1.Top Level Block Diagram of Video to SDI TX Bridge Video_data首先进入Data Formatter模块 Input [19:0]video_da 阅读全文
posted @ 2017-08-08 16:33 沉默改良者 阅读(2061) 评论(0) 推荐(0)
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时钟分频方法 verilog代码 本文以SDI播出部分的工程为例，来说明一种时钟分频的写法。SD-SDI工程中播出时钟tx_usrclk为148.5MHz,但tx_video_a_y_in端的数据采样与tx_ce（门控时钟）有关。通过对tx_usrclk时钟进行分频，5clocks 6clocks 阅读全文
posted @ 2017-08-07 11:02 沉默改良者 阅读(4154) 评论(0) 推荐(0)
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手动按键复位程序（包含按键消抖） 程序解释：按键信号从i_inKey端口输入，复位信号o_outKey端口输出。 reg key=1; reg o_outKey_r = 1;都保持高电平，若i_inKey接收到低电平信号， 则会触发 key != i_inKey，同时，在always块语句末尾将i_ 阅读全文
posted @ 2017-08-02 14:28 沉默改良者 阅读(2074) 评论(0) 推荐(0)
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阅读OReilly.Web.Scraping.with.Python.2015.6笔记 Crawl 1.函数调用它自身，这样就形成了一个循环，一环套一环： 2.对网址进行处理，通过"/"对网址中的字符进行分割 运行结果为： 运行结果为： 3.抓取网站的内部链接 运行结果为（此页面内的所有内部链接）： 阅读全文
posted @ 2017-07-28 14:49 沉默改良者 阅读(567) 评论(0) 推荐(0)
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GTP+SDI工程播出部分思路整理（3） 1.本文的目的主要分析video_out_to_sdi模块中输入信号 tx_usrclk, rst, tx_mode, tx_level_b的使用 Tx_usrclk, rst: Tx_mode: Tx_level_b: 现在对应分析原SDI工程播出部分是怎 阅读全文
posted @ 2017-07-27 19:21 沉默改良者 阅读(1212) 评论(0) 推荐(0)
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GTP+SDI工程播出部分思路整理（2） 以同样的方法来分析tx_video_a_c_in信号： SDI核中tx_video_a_c_in信号连接情况如下所示 .tx_video_a_c_in (tx_c), Tx_c的产生逻辑为： assign tx_c = tx_hd_c; 寻找tx_hd_c的 阅读全文
posted @ 2017-07-27 15:07 沉默改良者 阅读(668) 评论(0) 推荐(0)
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GTP+SDI工程播出部分思路整理 1.video_out_to_sdi模块 关于video_out_to_sdi模块的输出信号： tx_video_a_y[9:0] 这是要输入SDI IP核内的 tx_video_a_c[9:0] 同样是要输入给SDI 核内的，需要重点关注SDI播出工程中有关这两 阅读全文
posted @ 2017-07-27 09:11 沉默改良者 阅读(2264) 评论(1) 推荐(1)
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阅读<<SDI TX Bridge>>笔记 1.Path from AXI4-Stream Video Processing to SDI 2.Top Level Block Diagram of Video to SDI TX Bridge 3 common interface 4 video i 阅读全文
posted @ 2017-07-26 11:54 沉默改良者 阅读(662) 评论(0) 推荐(0)
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看图写代码 阅读<<Audio/Video Connectivity Solutions for Virtex-II Pro and Virtex-4 FPGAs >> 1.SDI Block Diagram and SD-SDI Section Chapters 2.XYZ Word Format 阅读全文
posted @ 2017-07-25 18:40 沉默改良者 阅读(419) 评论(0) 推荐(0)
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Vivado HLS初识 阅读《vivado design suite tutorial-high-level synthesis》（6） 1.创建工程与开启GUI 2.调试 查看关于Interface的报告： 应该有4种类型的端口，但目前没有产生done,idle,ready,start这类信号。 阅读全文
posted @ 2017-07-21 16:54 沉默改良者 阅读(233) 评论(0) 推荐(0)
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Vivado HLS初识 阅读《vivado design suite tutorial-high-level synthesis》（5） 1.创建工程 启动vidado HLS command prompt,将目录切换至工程目录下： Tcl 运行起来： Vivado_hls -f run_hls. 阅读全文
posted @ 2017-07-21 14:46 沉默改良者 阅读(457) 评论(0) 推荐(0)
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阅读<<HDMI 1.4/2.0 Transmitter Subsystem V2.0>>笔记 1.Subsystem Block Diagram 2.HDMI TX Subsystem Pinout – AXI4-Stream Video Interface (No HDCP) 3.HDMI TX 阅读全文
posted @ 2017-07-19 10:35 沉默改良者 阅读(926) 评论(0) 推荐(0)
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阅读OReilly.Web.Scraping.with.Python.2015.6笔记 找出网页中所有的href 1.查找以<a>开头的所有文本，然后判断href是否在<a>里面，如果<a>里面有href,就像<a href=" " >,然后提取href的值。 运行结果： 在网页源代码的定位： 2. 阅读全文
posted @ 2017-07-18 12:00 沉默改良者 阅读(767) 评论(2) 推荐(0)
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解决新版本Vivado打开老工程IP锁住的问题 1.生成IP核的状态报告 Tools -> Report -> Report IP Status 2.点击Upgrade Selected 3.更新完成后IP Status 从此，被锁住的IP就可以正常配置了。 阅读全文
posted @ 2017-07-14 16:53 沉默改良者 阅读(8948) 评论(2) 推荐(2)
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关于AXI4-Stream to Video Out 和 Video Timing Controller IP核学习 1.AXI4‐Stream to Video Out Top‐Level Signaling Interface 2.Port Name I/O Width Description 阅读全文
posted @ 2017-07-14 15:37 沉默改良者 阅读(4381) 评论(0) 推荐(0)
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Vivado HLS初识 阅读《vivado design suite tutorial-high-level synthesis》（4） 1.老样子，首先运行tcl脚本建工程： Vivado_hls -f run_hls.tcl 2.打开工程 Vivado_hls -p hamming_windo 阅读全文
posted @ 2017-07-07 10:05 沉默改良者 阅读(1167) 评论(0) 推荐(0)
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Vivado HLS初识 阅读《vivado design suite tutorial-high-level synthesis》（3） 优化lab1 1.创建工程，开启HLS 运行vivado_hls -f run_hls.tcl 运行完成后会多出一个fir_prj工程文件夹 运行Vivado_ 阅读全文
posted @ 2017-07-06 17:14 沉默改良者 阅读(266) 评论(0) 推荐(0)
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Vivado HLS初识 阅读《vivado design suite tutorial-high-level synthesis》（2） 1.实验目的 2.启动命令行 将命令行切换到工程目录下面： 编辑tcl脚本 原有的脚本为： 根据文档的解释对tcl脚本作出修改： TCL命令运行结果： 运行完脚 阅读全文
posted @ 2017-07-05 17:50 沉默改良者 阅读(328) 评论(0) 推荐(0)
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Video Processing subsystem例程分析 1.memory_ss模块 slave端口： S00： 连接设备： microblaze_ss M_AXI_DC 时钟来源： S01_ACLK clk_out2(clock_and_reset) 100MHz 复位来源： S01_ARES 阅读全文
posted @ 2017-07-05 16:11 沉默改良者 阅读(1970) 评论(0) 推荐(0)
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Vivado HLS初识 阅读《vivado design suite tutorial-high-level synthesis》 1.启动 2.创建工程 3.添加源文件 4.添加测试文件 5.选择设备 6.工作环境 7.Run C Simulation运行结果为： 8.High-Level Sy 阅读全文
posted @ 2017-07-05 11:55 沉默改良者 阅读(686) 评论(0) 推荐(0)
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Pandas的使用（3） Pandas的数据结构 1.Series 2.DataFrame 阅读全文
posted @ 2017-07-03 11:52 沉默改良者 阅读(224) 评论(0) 推荐(0)
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Xilinx AXI总线学习 1. AXI GPIO 采用的是AXI4-Lite接口 AXI GPIO Block Diagram Block design: 端口描述： AXI GPIO核有哪些寄存器可以配置呢： 拓展阅读：（1） （2） （3） （4） 阅读全文
posted @ 2017-06-29 14:06 沉默改良者 阅读(3007) 评论(0) 推荐(0)
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将自己写的HDL代码封装成带AXI总线的IP 1.Tools->create and package IP 2.create AXI4总线的IP 3.新建block design 4.点击右键，选择edit in ip packager 此时生成了一个新的工程： 5.对生成的.v文件进行编辑 6.先 阅读全文
posted @ 2017-06-28 17:39 沉默改良者 阅读(3605) 评论(0) 推荐(0)
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IP子系统集成 1.Creating External Connections 由此可以看出：block design的设计是可以连接电路板上的CPU的（外挂CPU）。 2.生成外部接口 端口生成之后如下图所示： 3.Customize Port 4.AXI Interconnect核输入端配置完成 阅读全文
posted @ 2017-06-26 16:42 沉默改良者 阅读(330) 评论(0) 推荐(0)
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Pandas的使用（2） 1.新建一个空的DataFrame数据类型 2.向空的DataFrame中逐行添加数据 3.将AxesSubPlot类型的图片信息保存下来 根据stackoverflow上的解决方案： 则运用到程序中为： 4.绘制金融行业所有股票一年内的复权价格曲线图 阅读全文
posted @ 2017-06-23 14:22 沉默改良者 阅读(248) 评论(0) 推荐(0)
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Pandas的使用（1） 1.绘图 运行结果为： 2.idioms 3.if-then.. 其中较为复杂的操作，根据一个dataframe的标记操作另外一个dataframe: 运行结果为： 结合numpy的where()方法来使用： 运行结果为： 阅读全文
posted @ 2017-06-22 09:00 沉默改良者 阅读(276) 评论(0) 推荐(0)
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pandas初识 1.生成DataFrame型的数据 运行结果为： 2.Viewing Data 运行结果为： 可以判断，head()方法是展示整个表格的前5行。 运行结果为： 可以判断，tail()方法是展示整个表格的后n行。 运行结果为： 查找索引。 运行结果为： 3.Grouping 4.Pi 阅读全文
posted @ 2017-06-21 09:55 沉默改良者 阅读(214) 评论(0) 推荐(0)
摘要：
阅读<Video Timing Controller>笔记 1.Video Timing Controller Block Diagram 2.Example Video Timing Controller Use Model 3.Video Timing Controller Generator 阅读全文
posted @ 2017-06-20 17:05 沉默改良者 阅读(730) 评论(0) 推荐(0)
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状态图绘制软件的使用 Gvedit 1.编写状态图文本 运行结果为： 阅读全文
posted @ 2017-06-19 19:10 沉默改良者 阅读(865) 评论(0) 推荐(0)
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xilinx AXI相关IP核学习 1.阅读PG044 （1）AXI4‐Stream to Video Out Top‐Level Signaling Interface （2）AXI4‐Stream to Video Out Connectivity （3）Interlace Signals on 阅读全文
posted @ 2017-06-19 14:55 沉默改良者 阅读(2526) 评论(0) 推荐(1)
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使用Vivado的block design (1)调用ZYNQ7 Processing System （2）配置ZYNQ7系统 （3）外设端口配置 根据开发板原理图MIO48和MIO49配置成了串口通信。 （4）串口波特率的配置 （5）关于AXI总线的配置 （6）时钟配置界面 这里可以配置ZYNQ系 阅读全文
posted @ 2017-06-19 14:30 沉默改良者 阅读(20965) 评论(0) 推荐(0)
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HDMI初识 1.阅读文档xapp1287 (1) KC705 HDMI Reference Design Block Diagram (2) KC705 HDMI Reference Design Clock & Datapath Diagram (3)HDMI Reference Design 阅读全文
posted @ 2017-06-15 15:46 沉默改良者 阅读(752) 评论(0) 推荐(0)
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阅读《7 Series FPGAs GTX/GTH Transceivers User Guide》 1.GTX在XC7K325T芯片内的排列 2.参考时钟的配置 在GTXE2_COMMON模块中就有如下时钟信号线。 3.GTXE2_CHANNEL关于CPLL时钟的配置 关于CPLLREFCLKSE 阅读全文
posted @ 2017-05-25 19:28 沉默改良者 阅读(2379) 评论(0) 推荐(1)
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使用vivado将bit文件转化为mcs文件 1.在Tcl Console中运行脚本： write_cfgmem -force -format MCS -size 64 -interface spix1 -checksum -loadbit "up 0x0 E:/workshop/gtx_sdi_w 阅读全文
posted @ 2017-05-23 13:42 沉默改良者 阅读(3214) 评论(0) 推荐(0)
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