沉默改良者

摘要： verilog 代码分析与仿真 注意：使用vivado 自带的仿真工具， reg和wire等信号需要赋予初始值 边沿检测 仿真结果： 时钟二分频的巧用 仿真结果: 数据采集与数据融合 注意rgb565信号的生成 仿真结果： 成功的将两个数融合在一起，一个是寄存器里面保存的数据，一个是实时的输入数据。 阅读全文