皮皮祥的博客

摘要： 最近学习了解了一些常用的通信协议，整理了一下，分享出来。另外，欢迎各位关注个人公 众号——FPGAer的自我修养，正在更新一些FPGA、Verilog相关的基础知识，期待和同样爱 好FPGA的你相遇。 1.UART UART是异步串行通信口的总称。它所包含的RS232\RS449\RS423等等是对 阅读全文

摘要： 这个问题应该分为两个：FPGA高速接口协议， FPGA PCIE 功能运用。 如果FPGA 来做PCIE 的话，X，A 厂的PCIE phy，link，trans layer 都是硬核 + logic实现，并且IP接口，驱动, 厂商均已经提供好，如果要运用PCIE 的话，直接使用对应的IP+Driv 阅读全文

摘要： 从硬件上来说，一般PHY芯片为模数混合电路，负责接收电、光这类模拟信号，经过解调和A/D转换后通过MII接口将信号交给MAC芯片进行处理。一般MAC芯片为纯数字电路。 物理层定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等，并向数据链路层设备提供标准接口。物理层的芯片称之 阅读全文

摘要： 场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供有关在高速数据转换器实现方案中使用LVDS的应用诀窍和技巧。 接口方式和标准现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输出的接口是一项常见的工程设计挑战。此外，A 阅读全文

摘要： FPGA-UART接口实现 前言 UART协议 UART协议实现（verilog） 仿真 前言 UART接口协议是一种比较简单、非常常用的一种接口协议，使用它的场景很常见，是我们学习FPGA一定要会的接口协议； UART协议 通用异步收发器（Universal Asynchronous Receiv 阅读全文

摘要： 执行时候出错， [DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal u_clk_wiz_0/inst/clk_in1 on the u_clk_wiz_0/inst/plle2_adv_ 阅读全文

摘要： 开发平台基于Vivado2017.3，器件使用的是Kintex7。 先贴个时序图： 如何动态配置clocking输出时钟相位，首先在ip核设置界面，勾选Dynamic Phase Shift，在左侧接口总览里面可以看到多出来4个信号，psclk：用于相移控制信号的驱动时钟，psen：控制相位偏移的使 阅读全文