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摘要： 为什么要用Tcl实现IP管理 采用Vivado Manage IP创建IP工程后，可能会遇到以下情况： （1）软件版本升级，例如Vivado由2013.4升级至2014.2； （2）芯片型号改变，例如芯片型号由XC7K325TFFG676-2变为XC7K160TFFG676-2； （3）A项目中的一 阅读全文

摘要： 1.添加空白仿真文件，选择SystemVerilog类型（必须是sv） 2.根据ip设置的参考时钟频率，创建仿真时钟；设置时钟尺度timescale为 1ps/1ps，这样更方便使用整数产生时钟（我的参考时钟是100M） 3.打开IP example，在工程目录下找到import文件夹，复制impo 阅读全文

摘要： 源码 通过网盘分享的文件：lvgl-8.2.0.zip 链接: https://pan.baidu.com/s/15cx4F-EbBK-4Ox-2mtYbeQ?pwd=5jn8 提取码: 5jn8 LVGL裁剪 需要裁剪的目录包括主目录和example目录 解压后的目录 此版本中，LVGL核心代码仅 阅读全文

摘要： 效果展示 框图展示 代码设计 点击查看代码 function varargout = WaveDisplay(varargin) % WAVEDISPLAY MATLAB code for WaveDisplay.fig % WAVEDISPLAY, by itself, creates a new 阅读全文

摘要： 最近在进行DDR4仿真时，移植Xilinx example工程里的DDR4仿真模型遇到了一个问题，特此记录一下。 1. 配置好DDR4 IP参数生成example 工程 根据自己使用的DDR4型号和硬件原理图进行配置。这里我所使用的是镁光MT40A256M16GE-083E（容量256，数据位宽16 阅读全文

摘要： 问题描述 虽然全部加载了官方的仿真文件，但直接launch simulation时候还是报错了 解决方法 最后发现是头文件编译问题，自己添加设计文件，仿真编译顺序是由工具随机的，与官方仿真example不一致。将编译调整与官方一致就没问题了 设置编译顺序 这里可以设置工具的综合、布线以及仿真的文件编 阅读全文

摘要： 简述 因为项目只用到了IO cycle，故只对IO Write/Read进行设计 时序 Typical Timing for LFRAME Extended Timing for LFRAME Abort Mechanism 正常情况下，START只存在1个clock，EXTEND情况是2个cloc 阅读全文

摘要： “Serialized IRQ Support for PCI Systems” 是 Linux 内核早期引入的一项关键特性，主要用于解决老式 PCI 设备在共享中断请求线时可能发生的竞争条件和数据损坏问题。 虽然这个规范在被时代逐渐淘汰，但现今为了兼容性设计，仍会有应用在一些计算机设备中。最近公司 阅读全文

摘要： 最近学习了正点原子fpga ov5640摄像头显示例程，特此记录一下。 系统框架与接口 FPGA要操控的外围器件为ov5640摄像头、LCD和DDR3，接口方面也并不算复杂，用到的接口为sccb、dvp以及RGB888。 sccb接口用来配置摄像头寄存器参数，并且iic兼容sccb,所以配置寄存器直 阅读全文