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摘要： AXI DMA 基准测试内存分配失败 —— 调试记录 项目 内容 日期 2026-08-13 平台 Xilinx Zynq-7000（console=ttyPS0，Petalinux，根文件系统 mmcblk0p2） 相关组件 axidma 内核驱动 + axidma_benchmark 用户态测试 阅读全文

摘要： 实验目的 Linux下驱动axi-dma 工具版本 Vivado2020.2 VMware16 Pro Ubuntu18.04 petalinux2020.2 本次实验使用的FPGA是zynq-7000 xc7z100ffg900-2 逻辑代码以及Block Design脚本 利用逻辑代码和BD脚本 阅读全文

摘要： 问题以及log Linux下，PS网口不通，网口指示灯只亮了一个（连PHY自协商都没过），U-boot未找到网口，但内核启动时找到网口。 点击查看代码 U-Boot 2020.01 (Aug 10 2026 - 01:15:37 +0000) CPU: Zynq 7z100 Silicon: v3. 阅读全文

摘要： 前言 记录一下在学习使用axi-uart官方example过程的一些问题和困惑 问题和困惑 RecvBuffer是一个数组，为什么可以直接用数组名和变量RecvCount相加，就可以给XUartLite_Recv第二个参数传递了？ 点击查看代码 /************************** 阅读全文

摘要： 代码参考以及资料 xclk_wiz_intr_example.c（官方参考代码） xclk_wiz_setrate_example.c（官方参考代码） pg065-clk-wiz 正点原子-《领航者ZYNQ之嵌入式Vitis开发指南v1.2》 部分寄存器说明 Software Reset Regis 阅读全文

摘要： 工具和器件 Vivado 2020.2 正点原子ZYNQ MP-P4 (2GE) 配置和BD 现象和问题 导出xsa后直接用lwip echo编译后测试网口连通性，日志打印PHY自协商都没问题，但就是ping不通板子（确定PC和Device都在同一网段，且物理连接没问题） 解决办法 尚未解决 阅读全文

摘要： 前言 我所使用的是zynq mpsoc 2eg，petalinux定制系统，采用BusyBox启动 生成Ascii LOGO网址 https://www.kammerl.de/ascii/AsciiSignature.php 进入网站生成自己想要的logo 在Your Text / Signatur 阅读全文

摘要： 问题描述 现象1：在物理层进行建链过程，完成OOB信号的握手以及Dial Tone过程，当Host给DEV发Sync， Dev仍一直给Host回Align，如下图示： 而正确的握手过程如下图： 现象2：在物理层进行建链过程，只会完成OOB信号的握手，当Host给Dev进行Dial Tone，Dev不 阅读全文

摘要： 为什么要用Tcl实现IP管理 采用Vivado Manage IP创建IP工程后，可能会遇到以下情况： （1）软件版本升级，例如Vivado由2013.4升级至2014.2； （2）芯片型号改变，例如芯片型号由XC7K325TFFG676-2变为XC7K160TFFG676-2； （3）A项目中的一 阅读全文

摘要： 1.添加空白仿真文件，选择SystemVerilog类型（必须是sv） 2.根据ip设置的参考时钟频率，创建仿真时钟；设置时钟尺度timescale为 1ps/1ps，这样更方便使用整数产生时钟（我的参考时钟是100M） 3.打开IP example，在工程目录下找到import文件夹，复制impo 阅读全文