摘要：
功能 1. 单axi-stream 接口输入（10bit raw输入），axis输出（10bit输出）。 使用5x5 的卷积进行滤波 2. 使用xilinx hls 编写。 3. 配置寄存器有 #pragma HLS INTERFACE s_axilite port=width #pra 阅读全文
posted @ 2022-11-12 10:31
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功能 1. 单axi-stream 接口输入（10bit raw输入），axis输出（10bit输出）。 2. 使用xilinx hls 编写。 3. 配置寄存器有 #pragma HLS INTERFACE s_axilite port=height #pragma HLS INTER 阅读全文
posted @ 2022-11-08 10:28
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功能 1. DMA ip 使用AXI 访问DDR 进行内存拷贝。 2. 使用xilinx hls 编写。 3. 配置寄存器有 ap_uint<32> length 4. simulation 4. 阅读全文
posted @ 2022-11-07 21:20
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功能 1. 单axi-stream 接口输入（10bit raw输入），axis输出（10bit输出）。 2. 使用xilinx hls 编写。 支持 支持xilinx 所有系列fpga 阅读全文
posted @ 2022-11-06 19:05
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功能 1. 单axi-stream 接口输入（10bit raw输入），axis输出（10bit输出）。 编辑 2. 使用xilinx hls 编写。 编辑 3. 配置寄存器有 #pragma HLS INTERFACE s_axilite port=blacklevelr #pragma 阅读全文
posted @ 2022-11-06 17:35
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功能 1. 单axi-stream 接口输入，axis输出。（10bit rbg输入，10bit rbg输出。） 编辑 2. 使用xilinx hls 编写。 编辑 3. 配置寄存器有 #pragma HLS INTERFACE s_axilite port=width //宽度 #prag 阅读全文
posted @ 2022-11-06 12:53
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功能 1. 单axi-stream 接口输入，axis输出。（10bit rbg输入，10bit rbg输出。） 编辑 2. 使用xilinx hls 编写。 编辑 2022/10/27 优化。 编辑 3. 配置寄存器有 #pragma HLS INTERFACE s_axilite po 阅读全文
posted @ 2022-11-06 12:53
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功能 1. 单axi-stream 接口输入，axis输出。（10bit rbg输入，10bit rbg输出。输入为大分辨率，输出为小分辨率） 编辑 2. 使用xilinx hls 编写。 编辑 20221027 优化 编辑 3. 配置寄存器有 #pragma HLS INTERFACE 阅读全文
posted @ 2022-11-06 12:52
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功能 1. 单axi-stream 接口输入，axis输出。（ y8bit输入，8bit yuv输出） 编辑 2. 使用xilinx hls 编写。 编辑 20221027 优化 编辑 3. 配置寄存器有 #pragma HLS INTERFACE s_axilite port=heigh 阅读全文
posted @ 2022-11-06 12:51
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功能 1. 单axi-stream 接口输入，axis输出。（ 10bit rbg输出） 编辑 2. 使用xilinx hls 编写。 编辑 3. 配置寄存器有 #pragma HLS INTERFACE s_axilite port=height //宽 #pragma HLS INTER 阅读全文
posted @ 2022-11-06 12:51
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