随笔分类 -  VHDL学习心得

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VHDL学习心得，留下VHDL的学习猫腻
（原创）FPGA仿真简明介绍
摘要：FPGA仿真，主要有FPGA厂家软件仿真和第三方EDATool仿真两种方式。。。。。。。。。 阅读全文
posted @ 2009-01-11 11:52 安达米特 阅读(1817) 评论(0) 推荐(0)
（转）.sdc文件解说（英文版）
摘要：.sdc文件是ASCII文本文件，他有两种可能，即synopsys和synplify两种软件生成。其具体是什么，我摘录了Altera公司的Definition。。。。。。。。 阅读全文
posted @ 2009-01-07 11:34 安达米特 阅读(1505) 评论(0) 推荐(0)
（原创）Altera器件编程详细介绍
摘要：本文对Altera器件的编程进行详解，希望多多点评哦。。。。。。。。。。 阅读全文
posted @ 2008-12-26 00:56 安达米特 阅读(1691) 评论(0) 推荐(0)
（原创）VHDL与verilog中if判断条件的一点小区别
摘要：近日进行VHDL和verilog混合编程时，发现其间if判断条件的一点小区别，归纳如下。。。。。。。。。。。。 阅读全文
posted @ 2008-12-09 11:31 安达米特 阅读(2233) 评论(3) 推荐(0)
Crystals and Oscillators(关于晶振的文章)
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posted @ 2008-11-21 14:07 安达米特 阅读(54) 评论(0) 推荐(0)
Modelsim SE/PE/XE三版本区别
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posted @ 2008-11-19 22:04 安达米特 阅读(69) 评论(0) 推荐(0)
欢迎加入我的“疯狂的FPGA”技术交流小组
摘要：本小组是关于FPGA的专业技术交流小组。。。。。。 技术内容包括：Verilog HDL和VHDL设计语言、SOPC设计、OpenCore交流等等。。。。。。 阅读全文
posted @ 2008-10-28 17:28 安达米特 阅读(499) 评论(0) 推荐(0)
JTAG 调试用到的TCK、TMS、TDI、TDO 和 TRST 引脚说明
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posted @ 2008-10-28 11:48 安达米特 阅读(126) 评论(0) 推荐(0)
（原创）FPGA中几个基本的重要的时序分析参数介绍(fmax\tsu\th\tco\tpd)
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posted @ 2008-10-26 22:07 安达米特 阅读(111) 评论(2) 推荐(0)
（VHDL小程序009）用VHDL设计FDRD触发器
摘要：FDRD触发器源代码如下： entity rdfd is port( D,RD,CE:in bit; CLK:in bit; Q:out bit ); end rdfd; architecture func of rdfd is begin process begin waite... 阅读全文
posted @ 2008-08-14 23:01 安达米特 阅读(3271) 评论(0) 推荐(0)
（VHDL小程序008）用VHDL设计全加器
摘要：全加器包括进位端，半加器没有进位信号端。 一位全加器源代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity bit1adder is port( a,b,ci:in std_lo... 阅读全文
posted @ 2008-08-14 19:56 安达米特 阅读(2320) 评论(0) 推荐(0)
（VHDL小程序007）用VHDL设计将整数转换为位向量的函数
摘要：function int2bits(in1:integer;len:integer) return bit_vector is variable in2:integer; variable temp:bit_vector((len-1) downto 0); variable digitl:integer:=2**(len-1); --求出最高位为1的数值 be... 阅读全文
posted @ 2008-08-14 17:21 安达米特 阅读(836) 评论(0) 推荐(0)
（VHDL小程序006）用VHDL设计奇偶校验器
摘要：本例为对八位输入数据和其奇偶校验位进行校验，输出正确的奇偶校验位。 IN_READY输入表示输入已准备好；OUT_REQ输入表示输出请求；CLK输入表示输入时钟； 当OUT_READY输出表示输出准备好，可以为下级电路使用； 源代码如下： package types is subtype short is integer range 0 to 255; end types; us... 阅读全文
posted @ 2008-08-14 16:05 安达米特 阅读(2351) 评论(0) 推荐(0)
（VHDL小程序005）用VHDL设计多路器
摘要：该设计为四输入多路器，当控制信号端OEbar低电平有效时，高电平有效的选择控制端R_sel,D_sel,uPC_sel,stack_sel所对应的输入数据R,D,uPC,reg_file(sp)之一送到输出Y。其中，整数sp为指向reg_file堆栈单元的指针。 源文件如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_log... 阅读全文
posted @ 2008-08-14 10:53 安达米特 阅读(724) 评论(0) 推荐(0)
（VHDL小程序004）用VHDL设计包、库、函数（将位向量转换为整数的函数）
摘要：********包格式如下： package my_pkg is ..................... .....................--数据类型的声明和函数的声明 ..................... end my_pkg; package body my_pkg is --包体名字跟包名字一样 ..................... .................. 阅读全文
posted @ 2008-08-13 16:18 安达米特 阅读(858) 评论(0) 推荐(0)
（VHDL小程序003）用VHDL设计寄存器
摘要：该寄存器在clk上升沿并且ctrl为1时，寄存并输出数据到pout。 code如下： entity reg is port( indata:in bit_vector; clk:in bit; ctrl:in bit; pout:out bit_vector ); end reg; a... 阅读全文
posted @ 2008-08-12 17:19 安达米特 阅读(3971) 评论(1) 推荐(0)
（VHDL小程序002）用VHDL设计选择器
摘要：code如下： entity mux2 is port( in1,in2:in bit_vector; ctrl:in bit; pout:out bit_vector ); end mux2; architecture func of mux2 is begin pout<=in1 when ... 阅读全文
posted @ 2008-08-12 15:07 安达米特 阅读(507) 评论(0) 推荐(0)
（VHDL小程序001）用VHDL设计比较器
摘要：code如下： entity compare is port( in1,in2:in bit_vector; pout:out bit ); end compare; architecture func of compare is begin process(in1,in2) variable left:... 阅读全文
posted @ 2008-08-12 11:22 安达米特 阅读(1550) 评论(0) 推荐(0)
（VHDL小程序000）用VHDL设计有无控制端的加减乘除法运算器
摘要：带有控制端的code： entity adder is port(in1:in bit_vector; in2:in bit_vector; ctrl:in bit; pout:out bit_vector ); end adder; architecture func of adder is begin... 阅读全文
posted @ 2008-08-12 00:09 安达米特 阅读(739) 评论(1) 推荐(0)
VHDL程序结构总结
摘要：VHDL程序结构完整版如下： 1。use库文件（必须具备）；如： library ieee； use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; 2。package定义区，定义使用哪些自定义元件库（非必须具备）； 3。entity实体部分，定义电路的外观，I/O接... 阅读全文
posted @ 2008-08-07 16:33 安达米特 阅读(804) 评论(0) 推荐(0)

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