阿长长

摘要： 相关法求群时延推导过程： [引用]： 1，http://www.eda365.com/thread-202349-2-1.html 2，https://blog.csdn.net/lovehua365/article/details/79203927 3，https://www.my2space.c 阅读全文

摘要： 在与舍友的深夜畅谈中，对于项目中升余弦滤波器的使用技巧收获颇丰，分享如下（感谢舍友）： 聊天背景： 我的工作：我做的是基带通信同步部分的硬件实现，作为收端的第一环，同步一开始便是添加一个根升余弦滤波器， “好事成双”，发端的最后一环也会添加一个一模一样的根升余弦滤波器（发端为了调满幅，系数和收端的会 阅读全文

摘要： 1，在Verilog代码中，常用的代码写法为直接截位； 2，在Vivado的IP核中常见的两种舍入方式为Truncation和Rounding， 3，在Matlab中常见的四种舍入函数为floor, round, fix, ceil。 为了方便Matlab定点程序与Verilog硬件程序间对数据(d 阅读全文

摘要： 先说结论： 量化与归一化能起到降低信号动态变化范围的作用。 应用场景： 1，在做扩频系统的捕获时， 常用的两种方法是：时域的非相干累加与频域的FFT找最大值。 两种方法的原理都在于对接收序列累加求最大值，捕获门限则相对该值来确定。 而信噪比是动态变化的，因此累加求得的峰值也是动态变化的，这就给捕获门 阅读全文

摘要： [转载]： 1：https://blog.csdn.net/weixin_37603007/article/details/82823965 2：https://blog.csdn.net/Pieces_thinking/article/details/83587695 3：https://blog 阅读全文

摘要： reg start;reg [17:0] counter;always @(posedge i_clk)//置rst、startbegin //产生读数据地址 if(counter==171519||start==1) begin counter <=0; end else begin counte 阅读全文

摘要： //产生100MHz差分时钟： //写法一： module sim_top;reg clk;initial clk <= 1'b0;always #5 clk=~clk; system system( .clk_in1_p(clk), .clk_in1_n(~clk) ); endmodule // 阅读全文

摘要： module rst_generator #(parameter DELAY=24'd0 )( input clk, output reg rst); reg [23:0] rst_counter;reg [2:0] rst_state;localparam RST_IDLE = 3'b001, R 阅读全文

摘要： module clk_valid_generator#(parameter N = 16'd2)( input clk_in, input locked, output reg clk_valid);reg [15:0] counter;always @ (posedge clk_in)begin 阅读全文

摘要： 直接将.txt文件的后缀改为.coe，并在文件的开头添加如下两行代码即可： memory_initialization_radix=10; memory_initialization_vector= 阅读全文