Verilog从文件读数据
摘要:
reg start;reg [17:0] counter;always @(posedge i_clk)//置rst、startbegin //产生读数据地址 if(counter==171519||start==1) begin counter <=0; end else begin counte 阅读全文
posted @ 2019-07-29 11:10 阿长长 阅读(1300) 评论(0) 推荐(0)
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