2019年7月28日

差分时钟仿真测试模块

摘要： //产生100MHz差分时钟： //写法一： module sim_top;reg clk;initial clk <= 1'b0;always #5 clk=~clk; system system( .clk_in1_p(clk), .clk_in1_n(~clk) ); endmodule // 阅读全文

posted @ 2019-07-28 18:06 阿长长 阅读(1305) 评论(0) 推荐(0)

复位模块

摘要： module rst_generator #(parameter DELAY=24'd0 )( input clk, output reg rst); reg [23:0] rst_counter;reg [2:0] rst_state;localparam RST_IDLE = 3'b001, R 阅读全文

posted @ 2019-07-28 17:29 阿长长 阅读(296) 评论(0) 推荐(0)

时钟分频模块

摘要： module clk_valid_generator#(parameter N = 16'd2)( input clk_in, input locked, output reg clk_valid);reg [15:0] counter;always @ (posedge clk_in)begin 阅读全文

posted @ 2019-07-28 17:22 阿长长 阅读(358) 评论(0) 推荐(0)

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