Verilog-A 语言简单入门教程
摘要：
1，Verilog-A 语言简单入门教程 2，数模混合信号建模语言Verilog-AMS 3，The Designer's Guide 4，Verilog和Verilog-A是什么关系，学Verilog-A的书籍是哪些？ 5，请问有人了解verilog−A，或者有相关的学习资料吗？ 阅读全文
posted @ 2024-04-06 22:47 阿长长 阅读(17) 评论(0) 推荐(0) 编辑
SincFilter
摘要：
1，C2000™ sigma delta filter modulator (SDFM) 2，sincfast 3，Verilog CIC 滤波器设计 阅读全文
posted @ 2023-11-22 19:19 阿长长 阅读(28) 评论(0) 推荐(0) 编辑
锁存器LDCE和LDPE的G端口gate如何使用
摘要：
锁存器LDCE和LDPE的G端口gate如何使用 阅读全文
posted @ 2023-11-10 17:06 阿长长 阅读(19) 评论(0) 推荐(0) 编辑
set_false_path
摘要：
1，异步时钟约束 2，静态时序分析—伪路径（set_false_path） 3，VIVADO时序约束之时序例外（set_false_path） 4，set_false_path 5，False Paths (set_false_path) 6，set_false_path和set_clock_gro 阅读全文
posted @ 2023-11-10 10:46 阿长长 阅读(68) 评论(0) 推荐(0) 编辑
Linux批量替换文件内容
摘要：
1，linux批量替换文件内容 2，Linux 查找和替换目录下所有文件中的目标字符串 3，Linux中反引号的作用 阅读全文
posted @ 2023-11-10 09:50 阿长长 阅读(56) 评论(0) 推荐(0) 编辑
set_input_delay
摘要：
1，set_input_delay如何使用？ 2，浅谈时序:set_input_delay 3，set_input_delay/set_output_delay 4，VIVADO时序约束之Input Delay(set_input_delay) 5，关于set_input_delay和set_out 阅读全文
posted @ 2023-11-09 14:49 阿长长 阅读(45) 评论(0) 推荐(0) 编辑
vivado时钟约束
摘要：
1，vivado 时序约束 2，Vivado【已解决】[Synth 8-462] no clock signal specified in event control 3，Vivado中用于时钟操作的几个Tcl命令 4，FPGA主时钟约束详解Vivado添加时序约束方法 阅读全文
posted @ 2023-10-16 14:32 阿长长 阅读(26) 评论(0) 推荐(0) 编辑
