随笔分类 -  原语与I/O资源

Iserders和Oserders，ODDR和IDDR的若干区别
摘要：xilinx原语详解及仿真之ISERDESE_iserdese2-CSDN博客 虽然都可用于串转并，但Iserders适用于将单个lane（当然是在IBUFD后）转成需要的格式输出的情况，而且需要搭配BUFR或BUFG来使用； 而IDDR相对来说只是把DDR数据转成SDR数据而已， 其实ISERDE 阅读全文
posted @ 2024-07-06 12:54 NoNounknow 阅读(516) 评论(0) 推荐(0)
时序约束小笔记（一）
摘要：0.多看UG953,949，903 1.进入PLL/MMCM/PHASER的信号不需要做约束； 2.管脚上进来的时钟要做主时钟约束，出去的信号要做衍生时钟约束；Recommended: Define all primary clocks first. They are needed for defi 阅读全文
posted @ 2024-04-30 20:11 NoNounknow 阅读(69) 评论(0) 推荐(0)
周期约束：set_multicycle_path
摘要：set_multicycle_path –from $from_list –to $to_list <N>（N默认为1） set_multicycle_path –from $from_list –to $to_list –hold <N-1> 深入讲解set_multicycle_path多周期约 阅读全文
posted @ 2024-04-28 15:04 NoNounknow 阅读(99) 评论(0) 推荐(0)
IDELAY约束测试
摘要：前置条件： DDR模式 LR RISE:1.9-2.1 FALL:1.9-2.1 约束情况1： value：0 IBUF-BUFG-IDELAYE2-IDDR value：0 IBUF-IDELAYE2-IDDR module rgmii_dphy ( input wire sys_rst_n , 阅读全文
posted @ 2024-04-27 13:20 NoNounknow 阅读(76) 评论(0) 推荐(0)
时序约束学习拓展（二）：I/O约束笔记 + BUFIO & IDDR协调方法
摘要：参考： https://cloud.tencent.com/developer/article/1652378 FPGA 静态时序分析与约束（1）_分析建立时间是否满足时序要求时要使用慢速模型;分析保持时间是否满足时序要求时-CSDN博客 放置失败问题： 在 Zynq7045 FPGA 中通过IDE 阅读全文
posted @ 2024-04-26 22:50 NoNounknow 阅读(1038) 评论(0) 推荐(0)
以太网：输出时钟管理
摘要：因为在： https://www.cnblogs.com/VerweileDoch/p/18100198 提到：你的网卡虽然会根据你的输入增加延迟，但仍可能存在误差！ 所以千万记得在输出端也做好类似的处理！ A7系列没有ODLEAY原语，所以用PLL的ADV来完成也是可以的！ （但我试了一下，如果等 阅读全文
posted @ 2024-04-10 16:27 NoNounknow 阅读(121) 评论(0) 推荐(0)
原语笔记：IDDR和ODDR
摘要：IDDR IDDR的工作模式 OPPOSITE_EDGE SAME_EDGE Mode SAME_EDGE_PIPELINED Mode 参考使用： generate genvar i; for(i = 0;i < 4;i = i + 1)begin:iddr_block IDDR #( .DDR_ 阅读全文
posted @ 2024-04-10 14:03 NoNounknow 阅读(274) 评论(0) 推荐(0)
原语笔记：A7系列的BUFR和BUFG资源与以太网DPHY
摘要：因为A7系列的资源问题，使用BUFR容易出现以下错误，请换成BUFG。 我发现我的开发板做了等长，不用Idelay也能正常采样，所以不需要做。 module rgmii_dphy ( input wire sys_rst_n , //eth input wire i_eth_rxc ,//eth r 阅读全文
posted @ 2024-03-29 22:11 NoNounknow 阅读(260) 评论(0) 推荐(0)
原语笔记：BuF系列
摘要：参考： UG472 UG953 UG768 关于赛灵思FPGA中MMCME2_ADV与PLLE2_ADV的时钟原语学习与整理 - 知乎 (zhihu.com) BUFG Primitive: Global Clock Simple Buffer 介绍： 该设计元素是一个高扇出缓冲器，它将信号连接到全 阅读全文
posted @ 2024-03-29 15:01 NoNounknow 阅读(1242) 评论(0) 推荐(0)
原语笔记：LVDS与Serdes
摘要：为什么不用Serdes解串以太网而是用IDDR？ MiPi是每个端口四个周期一个字节数据； 以太网（RGMII）是四个端口一个周期八个字节数据； 所以不太适合！ SerDes和以太网接口 - dzcql - 博客园 (cnblogs.com) 阅读全文
posted @ 2024-03-27 21:21 NoNounknow 阅读(114) 评论(0) 推荐(0)
原语笔记：OSERDES与HDMI
摘要：参考之前笔记： Hdmi接口与XAPP460-CSDN博客 原语：串并转换器-CSDN博客 手册： XAPP460 UG472 AMD 技术信息门户 例化两次，其中一个调成slave，实现10转1； //例化OSERDESE2原语，实现并串转换,Master模式 OSERDESE2 #( .DATA 阅读全文
posted @ 2024-03-27 12:17 NoNounknow 阅读(147) 评论(0) 推荐(0)
原语笔记：ICAP和在线升级
摘要：ICAP 描述： 通过指定顺序向原语写入地址，以完成FPGA从指定存储器读取数据的目的；（此处是需要反转的） Opcode： Opcode的物理意义是对用flash的读命令代码，对应镁光的一般是0x03。 地址分为： 起始地址低位+起始地址高位 回调地址低位+回调地址高位 assign i_crop 阅读全文
posted @ 2024-03-27 12:13 NoNounknow 阅读(1027) 评论(0) 推荐(0)
自用Xlinx手册：UG，XAPP，DS，PG等
摘要：芯片手册自用-CSDN博客 打包 Package Files (xilinx.com) UG UG 477 7 Series FPGAs Integrated Block for PCI Express User Guide (AXI)(UG477) https://docs.amd.com/v/u 阅读全文
posted @ 2024-01-18 13:35 NoNounknow 阅读(992) 评论(0) 推荐(0)