随笔分类 -  Xilinx--->ZYNQ开发常见问题

PECL/CML/LVDS高速差分信号接口原理
摘要：1、 差分信号接口介绍 PECL/CML/LVDS这几种高速差分接口是我们工程中常用接口，本文将从接口起源、输出内部结构、输入内部接口三方面分别阐述各自原理。 1.1 PECL 接口 PEL 是有 ECL 标准发展而来，在 PECL 电路中省去了负电源，较 ECL 电路更方便使用。PECL 信号的摆 阅读全文
posted @ 2025-10-11 13:59 孤情剑客 阅读(248) 评论(0) 推荐(0)
ZYNQ中PL和PS协同工作的几种机制
摘要：1、PL与PS协同工作的几种机制 在Xilinx Zynq SoC中，FPGA（PL，可编程逻辑）和ARM处理器（PS，处理系统）的协同工作主要通过以下几种机制实现，其中DDR内存确实扮演了重要角色： （1）、共享DDR内存（主要数据交互方式） 机制： PS和PL通过AXI总线（如AXI HP/AX 阅读全文
posted @ 2025-08-12 21:03 孤情剑客 阅读(659) 评论(0) 推荐(0)
zynq ps端双网口
摘要：1、搭建 将 FCLK_CLK0 设置为 200M，作为 GMII to RGMII IP 核内部 IDELAYCTRL 的参考时钟。 如下图所示，由于zynq ps端网络在使用EMIO引脚时引出的是GMII，所以需要添加一个GMII to RGMII IP 核。 GMII to RGMII IP 阅读全文
posted @ 2025-03-24 15:00 孤情剑客 阅读(1592) 评论(0) 推荐(0)
仿真配置和程序下载
摘要：下载程序时要将Disconnect断开 阅读全文
posted @ 2024-09-06 16:38 孤情剑客 阅读(238) 评论(0) 推荐(0)
设置内存
摘要：stack size和heap size就是栈大小和堆大小，需要合理分配 阅读全文
posted @ 2024-09-06 16:35 孤情剑客 阅读(241) 评论(0) 推荐(0)
DCache的使用
摘要：1、APU(应用处理器单元) 如上图所示是 APU 的简化框图。APU 主要是由两个 ARM 处理器核组成的，每个都关联了一些可计算的单元：一个 NEONTM 媒体处理引擎（Media Processing Engine，MPE）和浮点单元（Floating PointUnit，FPU）；一个内存管 阅读全文
posted @ 2024-08-06 11:07 孤情剑客 阅读(449) 评论(0) 推荐(0)