Doreen的FPGA自留地

【友晶科技Terasic】功能仿真之前到底要不要先进行综合？

摘要：大家知道，仿真分为功能仿真和时序仿真，也可以说是综合前仿真和综合后仿真。时序仿真（后仿真）需要考虑延迟等因素。针对功能仿真，有的教材上写的是电路设计的HDL 写好后就能进行仿真，但实际中也遇到如果没有综合时，系统会提示你先进行综合再来仿真。这是怎么回事呢？其实这个仿真之前要不要综合分两种情况阅读全文

posted @ 2022-05-27 17:46 Doreen的FPGA自留地阅读(183) 评论(0) 推荐(0)

【友晶科技Terasic】关于SDRAM 的若干问题解答

摘要： 1.如何从Memory分类里面去了解SDRAM？答：从SRAM和DRAM的差别比较中了解SDRAM。当设定突发长度是一页时，一页指的是多少？答：一页指的是一个bank的所有列，比如一个bank 是256列，那么一页就代表突发长度是256个，也就是完整的一行。 2. 为什么自动刷新的周期阅读全文

posted @ 2022-05-24 11:35 Doreen的FPGA自留地阅读(633) 评论(0) 推荐(1)

【友晶科技Terasic】Error (14566): The Fitter cannot place 1 periphery component(s) due to conflicts with existing constraints (1 fractional PLL(s)). qsys 的第一个CLK IP 的时钟源输入可否选普通IO 作为输入？

摘要：有个学生曾经问 qsys 的第一个CLK IP 的时钟源输入可否选择普通IO 作为输入？他想在普通IO 上接精度较高的10M晶振了。答案是可以的。但是他说遇到报错：Error (14566): The Fitter cannot place 1 periphery component(s) d 阅读全文

posted @ 2022-04-28 12:26 Doreen的FPGA自留地阅读(639) 评论(0) 推荐(0)

【友晶科技TERASIC】SOC FPGA 的设备树Device Tree 的节点名字后面@后面的地址怎么理解

摘要：当我们打开SOC FPGA 板子产生的设备树dts文件的时候会发现每个组件有一个节点名称，比如led_pio， sysid_qsys等，@字符的后面还有个地址，比如led_pio节点的@后面的地址是0x100010040： sysid_qsys节点的@后面的地址是0x100010000: 其实这个不阅读全文

posted @ 2022-04-28 11:37 Doreen的FPGA自留地阅读(215) 评论(0) 推荐(0)

【友晶科技Terasic】SOC FPGA 的设备树Device Tree 的 reg 参数详解

摘要： SOC FPGA是在单一器件上集成有双核 ARM Cortex-A9 的硬核处理器和FPGA逻辑资源，硬核HPS这一端与FPGA 通信的时候采用的是AXI 的总线： HPS-to-FPGA 和LW HPS-to-FPGA。在设备树文件当中，systemid_qsys 这个组件的reg 有三个参数阅读全文

posted @ 2022-04-28 11:27 Doreen的FPGA自留地阅读(597) 评论(0) 推荐(0)

【友晶科技Terasic】编译2021年师资培训教材的lab2 的Nios工程遇到提示：undefined reference to `main' Makefile:1064: recipe for target 'seg7_decoder_test.elf' failed

摘要：编译2021年师资培训教材的lab2 的Nios工程遇到提示： /root/Desktop/UserDisk/Labs/Work_Shop/lab2/software/seg7_decoder_test_bsp/HAL/src/alt_main.c:154: undefined reference 阅读全文

posted @ 2022-04-18 16:16 Doreen的FPGA自留地阅读(136) 评论(0) 推荐(0)

【友晶科技Terasic】自定义组件的命名和教程一样，为什么最后在qsys里面产生的信号名称不一样？nios2_system_inst.v

摘要：参考友晶科技2021年的师资培训教材看到自定义IP 的信号导出是seg7_decoder_x8_conduit_end_new_signal ：但是有的学员操作的时候导出的是seg7_decoder_x8_conduit_end_writeresponsevalid_n 这是因为之前在自定义数码管阅读全文

posted @ 2022-04-18 12:29 Doreen的FPGA自留地阅读(53) 评论(0) 推荐(0)

【友晶科技Terasic】为什么单口RAM 仿真wren为1时，数据输出端口也有数据？

摘要：有人问在仿真RAM IP控制的工程代码时发现，wren为1，即写有效时，单口RAM 数据输出端口也有数据，不清楚是什么原因？其实打开RAM 的IP自动生成的代码你就会找到答案，在代码里面读是能信号默认是1了。所以一直会有数据读出：那读出的是当前写入的数据还是之前的旧数据呢？这个要看你IP 阅读全文

posted @ 2022-03-22 14:13 Doreen的FPGA自留地阅读(98) 评论(0) 推荐(0)

【友晶科技Terasic 】RAM IP调用及单口RAM的控制实现

摘要： RAM IP 核简介 RAM 是随机存取存储器（Random Access Memory），是一个易失性存储器，可随时对任何地址写入或者读出数据。 RAM IP核实现 RAM IP核实现使用的是FPGA 内部的 RAM资源：M9K、LCs...... 单端口RAM 读和写使用同一个数据端口。简单双阅读全文

posted @ 2022-03-18 16:03 Doreen的FPGA自留地阅读(499) 评论(0) 推荐(0)

【友晶科技Terasic】Modesim 完整教程 18.1版本(单口RAM的仿真)

摘要： Modelsim仿真一、Modelsim的简介 ModelSim是Model Technology（Mentor Graphics的子公司）的HDL硬件描述语言的仿真软件，该软件可以用来实现对设计的VHDL、Verilog HDL 或是两种语言混合的程序进行仿真，同时也支持IEEE常见的各种硬件描阅读全文

posted @ 2022-03-18 15:41 Doreen的FPGA自留地阅读(2167) 评论(0) 推荐(0)

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