摘要：[TOC] Intel FPGA 的Clock Region概念 FPGA里面有着大量的逻辑资源，DSP，Memory，PLL，硬核IP，布线资源等。 我们可以用这些资源来实现我们的设计。当设计占用的资源过多时，布线资源将会变得拥塞，设计的Fmax将没那么容易提高。 本笔记将从 Clock Regi 阅读全文

摘要：原创By DeeZeng [ Intel FPGA笔记 ] PC 需要PCIe设备在 100ms 内启动，这样PC 才能扫描到PCIe 设备。对于 FPGA PCIe 板卡，同样也需要满足这个时间要求。 Intel FPGA系列是基于sram的，也就是掉电丢失，所以会需要配置器件。配置模式有很多种， 阅读全文

摘要：原创 by DeeZeng [ Intel FPGA笔记 ] DDR4 是否兼容，拿更快速度的DDR4，是否可以不改FPGA工程，直接换料就能直接用？ 实际工作中，经常会碰到因为DDR3/4 或其他料件换料了，需要判断FPGA工程中IP设置需要重新改动，或是兼容直接换料就可行。 那如何判断DDR4是 阅读全文

摘要：原创 by DeeZeng [ Intel FPGA笔记 ] FPGA 的 CLK pin 是否可以用作普通输入 ，输出或双向IO 使用？ 这些专用Clock input pin 是否可以当作 inout用，需要看FPGA是否支持。 像cyclone V的CLK in 同时支持 作为普通的 inou 阅读全文

摘要：原创 by DeeZeng [ Intel FPGA笔记 ] FPGA的时钟需要从专用的时钟管脚输入，那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢？ 通过查看对应FPGA型号的手册，得出以下结论 1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL 阅读全文

摘要：介绍 Design Space Explorer (DSE) is a program that automates the process of finding the optimal collection of Quartus II software settings for a design. 阅读全文

摘要：应用FPGA　LVDS　实现内部ADC的方式： 可以在google 直接搜索关键句：ADC implemented inside FPGAPPT：http://www.powershow.com/view/106282-NjE1Z/TDC_and_ADC_Implemented_Using_FPGA 阅读全文

摘要：http://www.alterawiki.com/uploads/e/ea/Source_Synchronous_Timing.pdf http://www.alterawiki.com/uploads/3/3f/TimeQuest_User_Guide.pdf 来源：http://www.alt 阅读全文

摘要：Altera Stratix IV系列FPGA Row bank的TRUE LVDS_RX支持oct（on chip termination),所以设计的时候不需要外接一个100ohm电阻。备注：我使用的是友晶科技（Terasic）的DE4。 所以当我们使用到Stratix iv系列FPGA的row 阅读全文