DeeZeng 秋秋

我的FPGA笔记

  博客园 :: 首页 :: 博问 :: 闪存 :: 新随笔 :: 联系 :: 订阅 订阅 :: 管理 ::
  11 随笔 :: 0 文章 :: 1 评论 :: 0 引用

2020年5月23日

摘要:[TOC] Intel FPGA 的Clock Region概念 FPGA里面有着大量的逻辑资源,DSP,Memory,PLL,硬核IP,布线资源等。 我们可以用这些资源来实现我们的设计。当设计占用的资源过多时,布线资源将会变得拥塞,设计的Fmax将没那么容易提高。 本笔记将从 Clock Regi 阅读全文
posted @ 2020-05-23 11:59 DeeZeng 阅读(50) 评论(0) 推荐(0) 编辑

2019年8月10日

摘要:原创By DeeZeng [ Intel FPGA笔记 ] PC 需要PCIe设备在 100ms 内启动,这样PC 才能扫描到PCIe 设备。对于 FPGA PCIe 板卡,同样也需要满足这个时间要求。 Intel FPGA系列是基于sram的,也就是掉电丢失,所以会需要配置器件。配置模式有很多种, 阅读全文
posted @ 2019-08-10 14:40 DeeZeng 阅读(751) 评论(0) 推荐(0) 编辑

2019年8月3日

摘要:原创 by DeeZeng [ Intel FPGA笔记 ] DDR4 是否兼容,拿更快速度的DDR4,是否可以不改FPGA工程,直接换料就能直接用? 实际工作中,经常会碰到因为DDR3/4 或其他料件换料了,需要判断FPGA工程中IP设置需要重新改动,或是兼容直接换料就可行。 那如何判断DDR4是 阅读全文
posted @ 2019-08-03 12:46 DeeZeng 阅读(434) 评论(1) 推荐(1) 编辑

2019年7月27日

摘要:Clock Crossing Adapter可以桥接两个不同的时钟域,而且当两个不同时钟域的 Avalon MM 接口连接时,qsys也会自动帮忙插入Clock Crossing Adapter。 那它的加入对传输效率是否有影响呢,请看具体分析。 阅读全文
posted @ 2019-07-27 18:25 DeeZeng 阅读(204) 评论(0) 推荐(0) 编辑

2019年7月20日

摘要:原创 by DeeZeng [ Intel FPGA笔记 ] FPGA 的 CLK pin 是否可以用作普通输入 ,输出或双向IO 使用? 这些专用Clock input pin 是否可以当作 inout用,需要看FPGA是否支持。 像cyclone V的CLK in 同时支持 作为普通的 inou 阅读全文
posted @ 2019-07-20 20:06 DeeZeng 阅读(613) 评论(0) 推荐(0) 编辑

2019年7月13日

摘要:原创 by DeeZeng [ Intel FPGA笔记 ] FPGA的时钟需要从专用的时钟管脚输入,那CLKn 作为Single-End时钟pin时是否能直接进 PLL呢? 通过查看对应FPGA型号的手册,得出以下结论 1. Cyclone V, Stratix V 的 CLKn 不能直接进PLL 阅读全文
posted @ 2019-07-13 22:49 DeeZeng 阅读(228) 评论(0) 推荐(0) 编辑

2019年7月8日

摘要:原创 by DeeZeng [ Intel FPGA笔记 ] Intel FPGA Quartus 软件中的 Qsys工具 也就是 Platform Designer 系统集成工具,可以 如果我们不对 qsys子模块进行设置,那在新的qsys中整合的时候,将只能使用qsys子模块中固定的设置。 那我 阅读全文
posted @ 2019-07-08 17:09 DeeZeng 阅读(105) 评论(0) 推荐(0) 编辑