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2023年4月5日
Verilog中的real类型及注意事项
摘要: Verilog中的real类型变量为双精度浮点数,且符合IEEE Std754-1985对双精度浮点数的规定,即双精度浮点数为64位,其中1位符号位,11位指数位,53位尾数(其中包含1位隐含位).在IEEE Std 754-1985中一般用{S、E、M}对双精度浮点数进行描述,一个64位双精度浮点
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posted @ 2023-04-05 19:17 NBI
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2022年8月23日
组合逻辑电路描述中采用阻塞赋值,时序逻辑用非阻塞赋值方式赋值
摘要: 对于VerilogHDL语言中,经常在always模块中,面临两种赋值方式:阻塞赋值和非阻塞赋值。 对于初学者,往往非常迷惑这两种赋值方式的用法,本章节主要介绍这两种文章的用法。其实,有时候概念稍微不清楚,Bug就会找到我们,下面一文扫清阻塞赋值和非阻塞赋值所有的障碍。 基本概念 阻塞赋值(Bloc
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posted @ 2022-08-23 15:49 NBI
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2022年5月25日
SV随机约束导图
摘要:
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posted @ 2022-05-25 23:30 NBI
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SV Assertion
摘要: 当时钟与信号同时跳变时,立即断言采集的是跳变后的电平,并发断言采集的是跳变前的电平。 1.立即断言 Immediate Assertions 立即断言检查当前仿真时间的条件,相当于 if else , 需要放在过程块中。 语法: labels: assert(expression) action_b
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posted @ 2022-05-25 23:26 NBI
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2022年5月22日
SV多线程通信
摘要: 1.线程的使用 Verilog中对语句分组使用: begin...end(顺序执行) fork...join(并发执行) System Verilog中引入两种新的创建线程的方法: fork...join_any fork...join_none begin...end与fork...join可以相
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posted @ 2022-05-22 22:59 NBI
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2022年5月20日
SV中的class用法导图
摘要:
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posted @ 2022-05-20 16:17 NBI
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2022年5月18日
SV中的interface
摘要: 我们在学习verilog时,测试rtl代码的正确与否,直接创建一个top module然后将rtl代码在里面例化,使rtl模块直接与测试模块里的变量直接相连。再对rtl模块发激励进行验证。 然而到了验证人员这里,DUT(rtl)是要与TB分开的。两者正是通过interface相连接。如下图。 ![]
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posted @ 2022-05-18 22:39 NBI
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2022年5月17日
linux文件名的后缀
摘要: 我们经常见到linux文件名以.tar .c .v .txt .sh .zip 结尾,所以文件名结尾与文件内容有必然联系吗?不以某些后缀结尾软件可以识别吗? 答案: linux与Windows是不一样的,并没有所谓的的文件扩展名。而这些文件的后缀只是方便使用者和编程人员更好的识别这个文件里的内容。好
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posted @ 2022-05-17 13:18 NBI
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