2022年8月23日
组合逻辑电路描述中采用阻塞赋值,时序逻辑用非阻塞赋值方式赋值
摘要： 对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。 对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主要介绍这两种文章的用法。其实，有时候概念稍微不清楚，Bug就会找到我们，下面一文扫清阻塞赋值和非阻塞赋值所有的障碍。 基本概念 阻塞赋值（Bloc 阅读全文
posted @ 2022-08-23 15:49 NBI 阅读(1222) 评论(0) 推荐(0) 编辑