2022年5月18日
SV中的interface
摘要： 我们在学习verilog时，测试rtl代码的正确与否，直接创建一个top module然后将rtl代码在里面例化，使rtl模块直接与测试模块里的变量直接相连。再对rtl模块发激励进行验证。 然而到了验证人员这里，DUT(rtl)是要与TB分开的。两者正是通过interface相连接。如下图。 ![] 阅读全文
posted @ 2022-05-18 22:39 NBI 阅读(1528) 评论(0) 推荐(0)