多多和羊羊 - 博客园

2022年9月18日

摘要： module Array_KeyBoard # ( parameter CNT_200HZ = 60000 //5ms ) ( input clk, input rst_n, input [3:0] col, output reg [3:0] row, output reg [15:0] key_o 阅读全文

posted @ 2022-09-18 22:32 多多和羊羊阅读(117) 评论(0) 推荐(0)

PWM

摘要： module PWM # ( parameter WIDTH = 32 //ensure that 2**WIDTH > cycle ) ( input clk, input rst_n, input [WIDTH-1:0] cycle, //cycle > duty input [WIDTH-1: 阅读全文

posted @ 2022-09-18 22:26 多多和羊羊阅读(40) 评论(0) 推荐(0)

2022年9月17日

旋转编码器

摘要： module Encoder ( input clk, input rst_n, input key_a, // 旋转编码器EC11的A脚 input key_b, // 旋转编码器EC11的B脚 output reg L_pulse, // 左旋脉冲输出 output reg R_pulse // 阅读全文

posted @ 2022-09-17 10:38 多多和羊羊阅读(174) 评论(0) 推荐(0)

按键消抖

摘要： module Debounce # ( parameter KEY_WIDTH = 1 //消抖按键数量 ) ( input clk, //系统时钟 12MHz input rst_n, //系统复位低有效 input [KEY_WIDTH-1:0] key_n, //按键信号输入 output 阅读全文

posted @ 2022-09-17 10:11 多多和羊羊阅读(51) 评论(0) 推荐(0)

2022年9月16日

DAC081S101_driver

摘要： module DAC081S101_driver ( input clk, input rst_n, output reg dac_done,//DAC采样完成标志 input [7:0] dac_data,//DAC采样数据 output reg dac_sync,//SPI总线CS output 阅读全文

posted @ 2022-09-16 22:05 多多和羊羊阅读(158) 评论(0) 推荐(0)

动态数码管

摘要： module Segment_scan ( input clk, input rst_n, input [3:0] dat_1, //SEG1 显示的数据输入，左边第一个数码管 input [3:0] dat_2, input [3:0] dat_3, input [3:0] dat_4, inpu 阅读全文

posted @ 2022-09-16 11:17 多多和羊羊阅读(176) 评论(0) 推荐(0)

2022年9月15日

stm32g031_PWM + LPF 信号发生器

摘要： /* Includes */ #include "main.h" #include "dma.h" #include "spi.h" #include "tim.h" #include "gpio.h" #include "oled.h" #include "bmp.h" /* Private in 阅读全文

posted @ 2022-09-15 20:51 多多和羊羊阅读(99) 评论(0) 推荐(0)

电压采集

摘要： module Voltage_Meas ( input clk, input rst_n, output adc_cs, output adc_clk, input adc_dat, output [8:0] seg_1, output [8:0] seg_2 ); wire clk_24mhz; 阅读全文

posted @ 2022-09-15 15:54 多多和羊羊阅读(55) 评论(0) 推荐(0)

二进制转BCD码原理及verilog实现

摘要：参考一、BCD码概念BCD码（Binary-Coded Decimal‎），利用四个2进制位储存一个10进制的数，如下表所示。本文所讨论的问题均以8421BCD码为例，十进制的0~9分别用0000~1001来表示。十进制数23，可表示为0010_0011，十进制数129，可表示为0001_001 阅读全文

posted @ 2022-09-15 14:29 多多和羊羊阅读(2032) 评论(0) 推荐(0)

ADC081S101_dirver

摘要： module ADC081S101_dirver ( input clk, //系统时钟 input rst_n, //系统复位，低有效 output reg adc_cs, //SPI总线CS output reg adc_clk, //SPI总线SCK input adc_dat, //SPI总阅读全文

posted @ 2022-09-15 13:16 多多和羊羊阅读(26) 评论(0) 推荐(0)

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