永不止步，永无止境

摘要： 总结：从下面的Timing summary来看，流水线的频率最高、并行加法器次之，串行进位加法器再次，超前进位加法器最慢。按理论，超前进位加法器应该比串行进位加法器快，此处为何出现这种情况，原因未知。并行加法器因为使用加法符号实现的，从RTL图上也可以看到，具体是用加法器实现的，这个加法器是经过优化的，因此速度比较快。流水线因为减小了组合逻辑的延时，因此可以达到较高的运行频率（注意运行速度与响应速度是不同的概念）。具体是通过缓存中间结果，从而分割组合逻辑实现流水线的。相应地，串行进位加法器组合逻辑时延较大，因此速度较慢。资源占用因为涉及到不同类型资源的比较，不较复杂，此处不再分析。注意几点：有 阅读全文

摘要： 逻辑相等（==），与逻辑全等（===）的区别是：当进行相等运算时，两个操作数必须逐位相等，期比较结果才为1（真），如果这些位是不定态（X）或高祖态（Z），其相等比较的结果就会是不定值；而进行全等运算时，对不定或高阻状态也进行比较，当两个操作数完全一致时，其结果才为1，否则为0.如，设A= 8'B1101_XX01，B=8'B1101_XX01则A==B 运算结果为X；A===B 运算结果为1 阅读全文

摘要： 以下来自百度知道：http://zhidao.baidu.com/question/420476218.html按位是二元操作符，是将操作符两边的操作数进行 操作符所规定的运算 ，例如：a & b(a=1,b=1),出来结果为1；归约是一元操作符，是将操作数的几个bit位当成1bit的操作数进行操作符所规定的运算，例如：a=4’b1101，则 &a= 1&1&0&1 =0具体到程序综合的时候，综合工具会根据你操作数的多少来区分你的意图以下来自：http://www.dzsc.com/data/html/2007-4-30/28721.html归约操作符在 阅读全文

摘要： 自动售饮料机的verilog实现 阅读全文

摘要： 用状态机实现交通灯控制器，仿真通过，有代码以及testbench。 阅读全文

摘要： 数字频率计的verilog实现，输入时钟为1Hz的标准时钟。 1 module frequency_meter(rst_n, 2 clk, 3 //count_en, 4 test_clk, 5 count_clr, 6 freq_load, 7 ... 阅读全文

摘要： 数字跑表的verilog实现，用rst_n复位后开始计时，用pause暂停，输出为分、秒、百分秒的BCD码。 阅读全文

摘要： 转自：http://bbs.ednchina.com/BLOG_ARTICLE_2152064.HTMInstall - 不要把ISE装在FAT32上Don't install ISE on hard drive partition with FAT32. It will have permission errors.Reference:AR3279611.4 一键使用PlanAhead查看网表Using this tip, we can view ISE design's netlist schematic with PlanAhead by only one click i 阅读全文

摘要： Xilinx的增量编译技术-SmartGuide和Partition 阅读全文

摘要： 转自：http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上， 阅读全文