永不止步，永无止境

摘要： 逻辑相等（==），与逻辑全等（===）的区别是：当进行相等运算时，两个操作数必须逐位相等，期比较结果才为1（真），如果这些位是不定态（X）或高祖态（Z），其相等比较的结果就会是不定值；而进行全等运算时，对不定或高阻状态也进行比较，当两个操作数完全一致时，其结果才为1，否则为0.如，设A= 8'B1101_XX01，B=8'B1101_XX01则A==B 运算结果为X；A===B 运算结果为1 阅读全文

摘要： 以下来自百度知道：http://zhidao.baidu.com/question/420476218.html按位是二元操作符，是将操作符两边的操作数进行 操作符所规定的运算 ，例如：a & b(a=1,b=1),出来结果为1；归约是一元操作符，是将操作数的几个bit位当成1bit的操作数进行操作符所规定的运算，例如：a=4’b1101，则 &a= 1&1&0&1 =0具体到程序综合的时候，综合工具会根据你操作数的多少来区分你的意图以下来自：http://www.dzsc.com/data/html/2007-4-30/28721.html归约操作符在 阅读全文

摘要： 转自：http://blog.chinaunix.net/uid-24875436-id-2983300.htmlVerilog HDL是在C语言的基础上发展起来的，因而它保留了C语言所独有的结构特点。为便于对Verilog HDL有个大致的认识，在这里将它与C语言的异同作一比较：1.C语言是由函数组成的，而Verilog HDL则是由称之为module的模块组成的。2.C语言中的函数调用通过函数名相关联，函数之间的传值是通过端口变量实现的。相应地，Verilog HDL中地模块调用也通过模块名相关联，模块之间的联系同样通过端口之间的连接实现，所不同的是，它反映的是硬件之间的实际物理连接。3. 阅读全文