2013年6月3日
数字频率计的verilog实现
摘要： 数字频率计的verilog实现，输入时钟为1Hz的标准时钟。 1 module frequency_meter(rst_n, 2 clk, 3 //count_en, 4 test_clk, 5 count_clr, 6 freq_load, 7 ... 阅读全文
posted @ 2013-06-03 15:58 永不止步，永无止境 阅读(2905) 评论(0) 推荐(0)
数字跑表的verilog实现
摘要： 数字跑表的verilog实现，用rst_n复位后开始计时，用pause暂停，输出为分、秒、百分秒的BCD码。 阅读全文
posted @ 2013-06-03 15:48 永不止步，永无止境 阅读(1803) 评论(0) 推荐(0)