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摘要： 概念： 建立时间（Tsu）：触发器在时钟上升沿到来之前，其输入端数据必须保持不变的时间； 建立时间决定了该触发器之间的组合逻辑的最大延迟。 保持时间（Th）：触发器在时钟上升沿到来之后，其输入端数据必须保持不变的时间； 保持时间决定了改触发器之间的组合逻辑的最小延迟。 图中可以看到，时钟信号直接作用 阅读全文

摘要： 多bit信号同步 跨时钟域传递多比特信号的问题是，在同步多个信号到一个时钟域时将可能偶发数据变化歪斜（Skew），这种数据歪斜最终会在第二个时钟域的不同时钟上升沿上被采集。即便能够完美地控制和匹配这些多比特信号的走线长度，随着芯片衬底工艺不同，上升和下降的时间也会不一样，这些因素都会产生足够的歪斜导 阅读全文

摘要： 逻辑设计中将所有同步元件（例如触发器和RAM等）使用相同时钟信号的部分称为时钟域。 退出亚稳态所需的时间被称为resolution Time（Tr）。 由于建立时间的违反，寄存器的输出电压可能是代表逻辑高、逻辑低，甚至更糟糕的是介于逻辑高和逻辑低之间的电压。 亚稳态是指触发器无法在特定时间内达到已知 阅读全文

摘要： 代码 module tb_asyn_fifo #( parameter WIDTH = 16, parameter DEPTH = 8 )( input w_clk, input r_clk, input [WIDTH-1:0] w_data, input wr_en, input re_en, i 阅读全文

摘要： 高位扩展法 module sync_fifo_ptr #( parameter DEPTH = 16, parameter WIDTH = 8 )( input wire clk, input wire rst_n, input wire i_wen, input wire [WIDTH-1:0] 阅读全文

摘要： 一、计数器 代码 module sync_fifo_cnt #( parameter DEPTH = 8, parameter WIDTH = 8 )( input wire clk, input wire rst_n, input wire i_wen, input wire [WIDTH-1:0 阅读全文

摘要： 跨时钟域（Clock Domain Crossing, CDC）是指设计中存在着两个或两个以上异步时钟域，跨时钟域设计问题目前是逻辑设计者经常面临的问题，解决这类问题的方法被称为CDC技术，即跨时钟域技术。 时钟域 单一时钟域：所谓单一时钟域，是指只有一个独立的网络可以驱动整个设计中所有触发器的时钟 阅读全文

摘要： 一、有限状态机FSM（Finite State Machine） 组成：输入、状态、状态转移条件、输出 两类： Mealy状态机：时序逻辑的输出不仅取决于当前状态，还与输入有关； Moore状态机：时序逻辑的输出只与当前状态有关。 设计步骤： 1、逻辑抽象，得到状态转移图：确定输入、输出、状态变量、 阅读全文

摘要： 一、IP核配置步骤 1、打开Vivado IP Catalog 在Vivado工程中，右键点击IP Catalog，搜索"Shift Register"。 2、选择RAM-based Shift Register 双击打开配置界面。 3、关键参数设置 Component Name: shift_re 阅读全文