2025年2月23日
跨时钟域-单脉冲信号处理方法
摘要： 逻辑设计中将所有同步元件（例如触发器和RAM等）使用相同时钟信号的部分称为时钟域。 退出亚稳态所需的时间被称为resolution Time（Tr）。 由于建立时间的违反，寄存器的输出电压可能是代表逻辑高、逻辑低，甚至更糟糕的是介于逻辑高和逻辑低之间的电压。 亚稳态是指触发器无法在特定时间内达到已知 阅读全文
posted @ 2025-02-23 14:31 心随鸥鹭齐舒羽 阅读(111) 评论(0) 推荐(0)