2025年2月22日
Verilog实现异步fifo
摘要： 代码 module tb_asyn_fifo #( parameter WIDTH = 16, parameter DEPTH = 8 )( input w_clk, input r_clk, input [WIDTH-1:0] w_data, input wr_en, input re_en, i 阅读全文
posted @ 2025-02-22 20:00 心随鸥鹭齐舒羽 阅读(72) 评论(0) 推荐(0)