摘要： 4.1 ASIC流程，说出5个以上环节；Verilog说出5个以上keyword。 4.2 用一个mux和一个反相器实现xor，画电路或Verilog代码实现。 module xor_rill ( input a, input b, output z ); assign z = a?(~b):b; 阅读全文

摘要： 3.1 请解释D触发器和Latch的区别，解释同步复位和异步复位的区别及优缺点。 一、D触发器和Latch的区别 Latch有电平触发，非同步控制。在使能信号有效时Latch相当于通路，在使能信号无效时Latch保持输出状态。D触发器由时钟沿触发，同步控制。 Latch容易产生毛刺，D触发器则不易产 阅读全文

摘要： 1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 写时钟频率 w_clk,读时钟频率 r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？ 阅读全文

摘要： 1.什么是建立时间、保持时间，如果setup time violation或者hold time violation 应该怎么做？ 建立时间：是指在触发器的时钟信号采样边沿到来之前，数据保持稳定不变的时间。 保持时间：是指在触发器的时钟信号采样边沿到来之后，数据保持稳定不变的时间。 Timing p 阅读全文

摘要： 1.1 if A=4’b0011，B=3’b110 and C=4’b1110，then which one is the correct result for expression of {2{~A}}(B[1:0]&C[3:2]) ？ A. 00 B. 01 C. 10 D. 11 ~^A = 阅读全文

摘要： 1、寄存器如果出现亚稳态，则其亚稳态的持续时间为(D) A、1个时钟周期 B、小于1个时钟周期 C、大于1个时钟周期 D、不确定 2、下列功耗措施哪个可以降低峰值功耗（B） A、Power Gating B、大幅度提高HVT比例 C、静态模块级clock Gating D、Memory shut D 阅读全文

摘要： 1、如果线网类型变量说明后未赋值，起缺省值是（z）？ 2、电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）以及提高运行速度(即速度优化) ,下列方法 ( A)不属于面积优化。 A、流水线设计 B、资源共享 C、逻辑优化 D、串行化 3、reg[7:0] mema[255:0]正确的赋值 阅读全文

摘要： 我们想在串行接收机中加入奇偶校验。奇偶校验检查在每个数据字节后添加一个额外的位。我们将使用奇奇偶校验，其中接收到的9位中的1必须是奇数。例如，101001011个满足奇偶校验(有5个1) ，但001001011个不满足。 只有在正确接收到一个字节并且它的奇偶校验通过时，才断言完成信号。与串行接收机一 阅读全文

摘要： (1) 我们想要创建一个计时器: 在检测到特定模式(1101)时启动， 再移动4位来确定延迟时间， 等计数器数完，然后 通知用户并等待用户确认计时器。 在这个问题中，只实现控制计时器的有限状态机。这里不包括数据路径(计数器和一些比较器)。 串行数据在数据输入引脚上可用。当接收到模式1101时，状态机 阅读全文

摘要： 循环冗余校验（Cyclic Redundancy Check， CRC）是一种根据网络数据包或计算机文件等数据产生简短固定位数校验码的一种信道编码技术，主要用来检测或校验数据传输或者保存后可能出现的错误。 CRC算法参数模型解释： NAME：校验算法模型名称。 WIDTH：CRC校验宽度，即CRC比 阅读全文