摘要： 1.下面关于PLL电路表述正确的是： A. PLL属于模拟电路，无法用全数字电路实现 B. PLL相对于参考时钟，可以输出分频、倍频、分数频的时钟 C. PLL输入的参考时钟jitter，在PLL输出是会变大，也有可能变小 D. PLL的jitter值等于同步数字电路中clock uncertain 阅读全文

摘要： 4.1 ASIC流程，说出5个以上环节；Verilog说出5个以上keyword。 4.2 用一个mux和一个反相器实现xor，画电路或Verilog代码实现。 module xor_rill ( input a, input b, output z ); assign z = a?(~b):b; 阅读全文

摘要： 3.1 请解释D触发器和Latch的区别，解释同步复位和异步复位的区别及优缺点。 一、D触发器和Latch的区别 Latch有电平触发，非同步控制。在使能信号有效时Latch相当于通路，在使能信号无效时Latch保持输出状态。D触发器由时钟沿触发，同步控制。 Latch容易产生毛刺，D触发器则不易产 阅读全文

摘要： 1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 写时钟频率 w_clk,读时钟频率 r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？ 阅读全文

摘要： 1.什么是建立时间、保持时间，如果setup time violation或者hold time violation 应该怎么做？ 建立时间：是指在触发器的时钟信号采样边沿到来之前，数据保持稳定不变的时间。 保持时间：是指在触发器的时钟信号采样边沿到来之后，数据保持稳定不变的时间。 Timing p 阅读全文

摘要： 1.1 if A=4’b0011，B=3’b110 and C=4’b1110，then which one is the correct result for expression of {2{~A}}(B[1:0]&C[3:2]) ？ A. 00 B. 01 C. 10 D. 11 ~^A = 阅读全文

摘要： 1、寄存器如果出现亚稳态，则其亚稳态的持续时间为(D) A、1个时钟周期 B、小于1个时钟周期 C、大于1个时钟周期 D、不确定 2、下列功耗措施哪个可以降低峰值功耗（B） A、Power Gating B、大幅度提高HVT比例 C、静态模块级clock Gating D、Memory shut D 阅读全文

摘要： 1、如果线网类型变量说明后未赋值，起缺省值是（z）？ 2、电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）以及提高运行速度(即速度优化) ,下列方法 ( A)不属于面积优化。 A、流水线设计 B、资源共享 C、逻辑优化 D、串行化 3、reg[7:0] mema[255:0]正确的赋值 阅读全文