09 2022 档案

sv实验3
摘要：验证结构 随机约束 实验3相比实验2引入了随机约束，主要体现在chnl_trans类中。实验2中的数据内容由generator的get_trans函数产生，而实验3在chnl_trans类产生。 class chnl_trans; rand bit[31:0] data[]; rand int ch 阅读全文
posted @ 2022-09-27 23:44 继续加仓 阅读(82) 评论(0) 推荐(0)
sv实验2
摘要：验证框架 1.接口的使用 1.1-1.2 interface chnl_intf(input clk, input rstn); logic [31:0] ch_data; logic ch_valid; logic ch_ready; logic [ 5:0] ch_margin; clockin 阅读全文
posted @ 2022-09-24 14:39 继续加仓 阅读(136) 评论(0) 推荐(0)
sv实验1
摘要：实验框架 1.从Verilog到sv 1.1-1.2 一致。sv继承于v，所以v的代码可以在sv环境运行；sv并未严格区分reg和wire类型 1.3 修改前 修改后 logic类型默认处置为x，而bit类型默认初值为0； 2.方法和函数 2.1-2.5 task clk_gen(input int 阅读全文
posted @ 2022-09-19 22:54 继续加仓 阅读(136) 评论(0) 推荐(0)
Mealy状态机和Moore状态机
摘要：有限状态机（FSM），简称状态机，是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。状态机可分为 2 类：Moore 状态机和 Mealy 状态机 Moore型状态机 若状态机的输出只由当前状态确定，那么称这种状态机为Moore型状态机 Mealy型状态机 若状态机的输出由当前状态和输 阅读全文
posted @ 2022-09-19 15:06 继续加仓 阅读(293) 评论(0) 推荐(0)
Verilog描述方式
摘要：在Verilog中，有3种最基本的硬件描述方式： （1）数据流描述，采用assign连续赋值语句。 （2）行为描述，使用always语句或initial语句块中的过程赋值语句。 （3）结构化描述，实例化已有模块。 1.数据流描述 信号从输入流向输出，不需存储。数据流描述最基本的语句是assign连续 阅读全文
posted @ 2022-09-04 22:19 继续加仓 阅读(638) 评论(0) 推荐(0)
Verilog基础语法
摘要：1.基本词法 Verilog区分大小写； 所有的关键字均为小写； 内部信号（标识符）可以是字母，数字，_，$的任意组合，但第一个字符只能是字母或者下划线； input为关键词，res和RES是两个不同的标识符 input res; input RES； 2.模块和端口 在Verilog中，模块（mo 阅读全文
posted @ 2022-09-04 15:09 继续加仓 阅读(1046) 评论(0) 推荐(0)
Verilog简介
摘要：Verilog是Verilog HDL的简称，是一种硬件描述语言，其从C语言继承了很多操作符和语法结构，容易上手。 1.硬件描述语言（HDL）的概述 硬件描述语言是一种用形式化方法描述逻辑电路和系统的语言，其本质在于描述硬件。利用这种语言，逻辑电路的设计可以从上层到下层（Top-Down），即从抽象 阅读全文
posted @ 2022-09-04 14:30 继续加仓 阅读(681) 评论(0) 推荐(0)