摘要：
逐条指令如下 /\vinput\s+(\[(\d+):0\])?\s*(\w*)(,|;)? #匹配所有input :g//y|$pu|s//reg \1 \3; #reg声明 :g//y|$pu|s//assign \3 = \2'd0; #initial赋0 :g//y|$pu|s// .(\3 阅读全文
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参考链接 问题 进行仿真时，仿真卡死，可能是内部信号loop带来的问题。 debug方法 这种情况下是没有波形的，debug起来比较麻烦。但是vcs提供了相应选项，在vcs编译时添加+vcs+loopreport+10000。 仿真时在卡住处会跳出并给出log告知哪里信号卡住。根据相应信号进行deb 阅读全文
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python使用正则表达式 参考链接 re.search searchObj = re.search( r'正则表达式', line, flag) if searchObj: print "searchObj.group() : ", searchObj.group() #查看匹配到的字符串 pri 阅读全文
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数据类型 数字 1.25 #小数 4.5e10 #科学计数法 255 #整数 64_4 #可以加下划线，等同于644 0377 #八进制的377 0xff #十六进制的ff 0b11111111 #二进制的11111111 字符串 单引号双引号都可以使用。 单引号类似于原意字符串，如果需要用到转义符 阅读全文
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trick1 仿真时发现某些信号没有打一拍 解决方式（原理未知） testbench中对没打拍的信号赋值时使用<= testbench中时钟信号，复位信号，配置信号等对时钟沿都不太敏感，使用=都没有问题。 出现问题是发包信号，出现问题的时候是发生在@()begin end块中，不知道跟这个有没有关系 阅读全文
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参考链接[https://wavedrom.com/tutorial.html][https://blog.csdn.net/Alex497259/article/details/126307849] 下载 官网网址[https://wavedrom.com/] 使用 signal代码表示 { si 阅读全文
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vim下载插件 下载verilog-emacsauto.vim 在插件文件夹中，例如.vim/bundle文件夹下载verilog-emacsauto.vim 下载网址[https://www.vim.org/scripts/script.php?script_id=1875] 下载verilog- 阅读全文
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使用 python3 verilog_to_tb.py 修改test.v为对应的文件。 需要注意的是，例化时并没有去掉最后的逗号，手动去除下。 verilog_to_tb.py(v2) import re def read_file(file): with open(file,'r') as f: 阅读全文
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参考网址[https://asics.chuckbenz.com/] 8bit与10bit对应图 包含255个D码与12个K码，K码常用作控制字符。常表示为D.x.y或K.x.y（x为低5位的值，y为高3位的值）。 disparity表示当前0,1个数状态。0表示当前0的个数>=1的个数，1表示1的 阅读全文
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变量类型 变量名 状态数 是否带符号 比特数 logic 4 无 1 bit 2 无 1 byte 2 有 8 shortint 2 有 16 int 2 有 32 longint 2 有 64 integer 4 有 32 time 4 无 64 $isunknown(表达式)：在表达式任意位出现 阅读全文