2022年5月16日

system verilog中this的使用

摘要: this 类似于python class中的self,用于指代对象 1 class Packet; 2 logic [15:0] sig1; 3 logic [15:0] sig2; 4 logic [15:0] sig3; 5 6 function new(logic [15:0] sig1,lo 阅读全文

posted @ 2022-05-16 22:32 薛定谔's猫 阅读(841) 评论(0) 推荐(0)

2021年8月11日

UVM入门与进阶7

摘要: flat sequence body自动调用,之所以没有run,是因为它不是component hierarchical sequence hierarchical sequence区别于flat_sequence的地方在于,它可以使用其他sequence,当然还有item,这么做是为了创建更丰富的 阅读全文

posted @ 2021-08-11 13:52 薛定谔's猫 阅读(660) 评论(0) 推荐(0)

UVM入门与进阶6

摘要: 一、TLM2.0 与TLM1.0相比, 二、同步通信元件 uvm_event, uvm_event_pool, uvm_event_callback 1 class edata extends uvm_object; 2 int data; 3 `uvm_object_utils(edata) 4 阅读全文

posted @ 2021-08-11 09:13 薛定谔's猫 阅读(143) 评论(0) 推荐(0)

2021年8月10日

UVM入门与进阶5

摘要: 1. TLM通信 概述 在芯片开发流程中,有两个地方对项目的助推起到关键作用: 系统原型 芯片验证 系统原型一般是通过硬件功能描述文档来模拟硬件行为,而行为要求不同于RTL模型。系统原型可以提供一个准确到硬件比特级别、按照地址段访问、不依赖于时钟周期的模型,该模型通常机遇systemC语言,而系统原 阅读全文

posted @ 2021-08-10 15:46 薛定谔's猫 阅读(248) 评论(0) 推荐(0)

2021年6月17日

【systemverilog】操作符

摘要: == / != / / ! 1 program main ; 2 reg a_1,a_0,a_x,a_z; 3 reg b_1,b_0,b_x,b_z; 4 initial 5 begin 6 a_1 = 'b1;a_0 = 'b0;a_x = 'bx;a_z = 'bz; 7 b_1 = 'b1; 阅读全文

posted @ 2021-06-17 10:49 薛定谔's猫 阅读(414) 评论(0) 推荐(0)

2021年1月31日

UVM入门和进阶3

摘要: 1. 组建家族 注册的类分为两类:object和component,其中component继承于report_object component相比object,新添加的方法:report,override,phase机制 config_db依赖于字符串的层次关系做配置 testbench都是软件的实 阅读全文

posted @ 2021-01-31 22:46 薛定谔's猫 阅读(248) 评论(0) 推荐(0)

2020年12月21日

SystemVerilog 语言部分(七)

摘要: 1 类型转换 类有三个要素:封装,继承,多态 概述 类型转换可以分为静态转换和动态转换 静态转换即需要在转换的表达式前加上单引号即可,该方式并不会对转换值做检查。如果发生转换失败,我们也无从得知 eg int'(4.0) 动态转换即需要使用系统函数$cast(tgt, src)做转换 静态转换和动态 阅读全文

posted @ 2020-12-21 22:16 薛定谔's猫 阅读(476) 评论(0) 推荐(0)

2020年12月13日

SystemVerilog 语言部分(六)

摘要: 1. 覆盖率类型 概述 覆盖率是衡量设计完备性的一个通用词语 随着测试逐步覆盖各种合理的组合,仿真过程会慢慢勾画出你的设计情况 覆盖率共居会在仿真过程中收集信息,然后进行后续处理并且得到覆盖率报告 通过这个报告找出覆盖之外的盲区,然后修改现有测试或者创建行动测试来填补这些盲区 这个过程可以一直迭代进 阅读全文

posted @ 2020-12-13 22:39 薛定谔's猫 阅读(3553) 评论(0) 推荐(0)

2020年11月15日

UVM学习笔记(一)

摘要: UVM(Universal verification methodology)简介 所有的验证方法学服务目的都在于提供一些可以重用的类来减轻在项目之间水平复用和垂直复用的工作量 UVM类库地图 > P260 类库地图的分类: 核心基类 工厂(factory)类 事务(transaction)和序列( 阅读全文

posted @ 2020-11-15 22:58 薛定谔's猫 阅读(1078) 评论(0) 推荐(0)

2020年11月10日

SystemVerilog 语言部分(二)

摘要: 1. 接口 interface 接口可以用作设计,也可以用作验证 在验证环境中,接口可以使得链接编的简洁而不易出错 interface和module的使用性质很像,可以定义端口,也可以定义双相信号;它可使用initial和always,也可以定义func和task interface可以在硬件环境和 阅读全文

posted @ 2020-11-10 22:57 薛定谔's猫 阅读(738) 评论(0) 推荐(0)

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