摘要: 还是写下来,用的少记不住 1.verilog +: reg [31:0] dword; reg [7:0] byte0; reg [7:0] byte1; reg [7:0] byte2; reg [7:0] byte3; assign byte0 = dword[0 +: 8]; // Same 阅读全文
posted @ 2025-09-26 16:21 原声带1993 阅读(10) 评论(0) 推荐(0)
摘要: CMOS的电平标准大于TTL,TTL的输出可以加上拉电阻去驱动CMOS电路 TTL电平为5V为逻辑正,0为逻辑负 TTL为5V电源,CMOS为5-15V电源 TTL电平输出: 输出 L: <0.8V ; H:>2.4V 输入 L: <1.2V ; H:>2.0V CMOS电平输出: 输出 L: <0 阅读全文
posted @ 2025-09-26 16:17 原声带1993 阅读(11) 评论(0) 推荐(0)
摘要: 为什么经常可以看到跨时钟域的时候,会把信号打两拍?为啥说打两拍就可以解决亚稳态的问题?如果最初采到信号的时候是不稳定的,为什么用两个DFF接一下,就稳定了呢?而且不稳定的值不还是接进来,两个DFF还徒增了延迟,开始我一直没有太明白,其实两级打拍能解决亚稳态,严格意义来说是不准确的,并没有解决,而是阻 阅读全文
posted @ 2025-09-26 15:57 原声带1993 阅读(37) 评论(0) 推荐(0)
摘要: 说到时序问题时我们经常提到亚稳态,这里我们不具体的展开解释亚稳态,只说异步复位同步释放的事,因为大部分时候都认为这个是解决异步复位带来的亚稳态问题,就是说原本的异步复位,当复位信号无效时候,就是从复位状态切回正常状态时,正好处于时钟上升沿(下降沿),导致系统出现亚稳态,所以要把复位信号打两拍,再来判 阅读全文
posted @ 2025-09-25 15:29 原声带1993 阅读(7) 评论(0) 推荐(0)
摘要: 在AXI4协议中,一个突发传输(burst transfer)不能跨越4KB的边界,为啥呢,因为我们认为每个slave设备通常是4KB对齐的,为了避免一次burst的传输可能越过目的slave这个风险,所以就定了这个规矩 更深的说,确保数据传输和缓存操作遵循4K边界对齐可以提高系统性能,减少缓存一致 阅读全文
posted @ 2025-09-25 15:16 原声带1993 阅读(20) 评论(0) 推荐(0)
摘要: certutil -hashfile test.txt MD5 阅读全文
posted @ 2025-09-25 15:00 原声带1993 阅读(4) 评论(0) 推荐(0)
摘要: 先说下LFSR,中文叫线性反馈移位寄存器,英文的全称是了linear feedback shift register,这个其实是由SR—>FSR—>LFSR逐步发展出来的,SR也就是移位寄存器,这个我们都很熟悉,串并转换里经常用,网上找个图: 也就是数据挨个从左到右(从右到左)的移出,右边移出一位左 阅读全文
posted @ 2025-09-25 14:32 原声带1993 阅读(120) 评论(0) 推荐(0)
摘要: DDR3-800,800指的是传输频率,也就是等效频率,并非实际物理频率,核心频率是100。因为总共是8bit预取,双沿x2, IO频率x4 所以实现8bit预取 传输带宽则x位宽 说DDR的时钟频率一般指的是IO频率,DDR3的时钟频率是核心频率的4倍,DDR2是2倍。8bit预取技术只能通过I/ 阅读全文
posted @ 2025-09-25 10:19 原声带1993 阅读(16) 评论(0) 推荐(0)
摘要: EEPROM 电子可擦除可编程ROM,EPROM使用紫外线擦除,这个使用电子擦除,相比flash容量小,速度慢,已被取代 NOR FLASH 读取快,写入慢,容量小,有独立的地址线和数据线 NAND FLASH 容量更大,写入速度更快,地址和数据线复用 阅读全文
posted @ 2025-09-25 10:16 原声带1993 阅读(9) 评论(0) 推荐(0)
摘要: 上一次意外退出后在工程目录xxx/simulation/presynth下有_lock文件,将这个手动删除后就恢复正常 QuestaSim对systemverilog的支持要更好一些,比如std::randomize()随机函数,所以如果要更高语法等级的验证,使用questasim会好点,不过话说回 阅读全文
posted @ 2025-09-25 10:08 原声带1993 阅读(12) 评论(0) 推荐(0)