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说到时序问题时我们经常提到亚稳态，这里我们不具体的展开解释亚稳态，只说异步复位同步释放的事，因为大部分时候都认为这个是解决异步复位带来的亚稳态问题，就是说原本的异步复位，当复位信号无效时候，就是从复位状态切回正常状态时，正好处于时钟上升沿(下降沿)，导致系统出现亚稳态，所以要把复位信号打两拍，再来判 阅读全文
posted @ 2025-09-25 15:29
原声带1993
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在AXI4协议中，一个突发传输（burst transfer）不能跨越4KB的边界，为啥呢，因为我们认为每个slave设备通常是4KB对齐的，为了避免一次burst的传输可能越过目的slave这个风险，所以就定了这个规矩 更深的说，确保数据传输和缓存操作遵循4K边界对齐可以提高系统性能，减少缓存一致 阅读全文
posted @ 2025-09-25 15:16
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certutil -hashfile test.txt MD5 阅读全文
posted @ 2025-09-25 15:00
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先说下LFSR，中文叫线性反馈移位寄存器，英文的全称是了linear feedback shift register，这个其实是由SR—>FSR—>LFSR逐步发展出来的，SR也就是移位寄存器，这个我们都很熟悉，串并转换里经常用，网上找个图： 也就是数据挨个从左到右（从右到左）的移出，右边移出一位左 阅读全文
posted @ 2025-09-25 14:32
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DDR3-800,800指的是传输频率，也就是等效频率，并非实际物理频率，核心频率是100。因为总共是8bit预取，双沿x2, IO频率x4 所以实现8bit预取 传输带宽则x位宽 说DDR的时钟频率一般指的是IO频率，DDR3的时钟频率是核心频率的4倍，DDR2是2倍。8bit预取技术只能通过I/ 阅读全文
posted @ 2025-09-25 10:19
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摘要：
EEPROM 电子可擦除可编程ROM，EPROM使用紫外线擦除，这个使用电子擦除，相比flash容量小，速度慢，已被取代 NOR FLASH 读取快，写入慢，容量小，有独立的地址线和数据线 NAND FLASH 容量更大，写入速度更快，地址和数据线复用 阅读全文
posted @ 2025-09-25 10:16
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摘要：
上一次意外退出后在工程目录xxx/simulation/presynth下有_lock文件，将这个手动删除后就恢复正常 QuestaSim对systemverilog的支持要更好一些，比如std::randomize()随机函数，所以如果要更高语法等级的验证，使用questasim会好点，不过话说回 阅读全文
posted @ 2025-09-25 10:08
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xilinx fpga中，serdes部分肯定是硬核（也可以理解为phy部分），因为serdes是数模混合的，相当于FPGA内部有一块地方是这个模块已经布局布线好了，模块的时序是得到保证的，高速的IP核自动布局布线很难达到高频下的时序要求。所以包含serdes部分的IP可以理解为硬IP,比如PCIE 阅读全文
posted @ 2025-09-25 09:58
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我的知识能力都是祂所赐的，若不靠着祂我什么也不能做 开写第一篇博客了，之前笔记也记了不少，但是没有正经的整理过，现在开始陆续整理上传。以前总是网上看别人写的技术博客，学了不少东西，希望我自己写的也能帮助到需要的同学，希望能坚持下去。特此小小的记录下这个起点，感谢Z！ 阅读全文
posted @ 2025-09-25 09:48
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